JPS59181669A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS59181669A JPS59181669A JP5594883A JP5594883A JPS59181669A JP S59181669 A JPS59181669 A JP S59181669A JP 5594883 A JP5594883 A JP 5594883A JP 5594883 A JP5594883 A JP 5594883A JP S59181669 A JPS59181669 A JP S59181669A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯ８型半導体装置の改良に関する。
従来、ＬＳＩやＶＬＳＩに使用されている半導体装置と
しては、ＭＯ８壓電界効果トランジスタ（以下ＭＯ８”
ＦＥＴと略記する）か最も一般的である。
しては、ＭＯ８壓電界効果トランジスタ（以下ＭＯ８”
ＦＥＴと略記する）か最も一般的である。
このＭＯＳ−ＦＥＴは、通常第１しに示す如く半導体基
板１の表面層に基板１と逆導電型の半導体層を形成して
なるソース２及びドレイン３と、ソース・ドレイン２．
３間の基板表面にケ゛−ト酸化膜、４を介して設けられ
たダート電極５とから構成されている。そして、従来の
バイポーラトランジスタに比して消費電力が小さい及び
高集積化が可能である等の特長を有し、集積回路の素子
に最適すると考えられている。
板１の表面層に基板１と逆導電型の半導体層を形成して
なるソース２及びドレイン３と、ソース・ドレイン２．
３間の基板表面にケ゛−ト酸化膜、４を介して設けられ
たダート電極５とから構成されている。そして、従来の
バイポーラトランジスタに比して消費電力が小さい及び
高集積化が可能である等の特長を有し、集積回路の素子
に最適すると考えられている。
ところで、最近の傾向として集積回路の高集積化が益々
進行し、素子の加工寸法が３〔μｍ〕以下と微細になっ
てくると、前記構成のＭＯＳ −ＦＥＴでは各種の問題
点が生じている。これらの問題点の１つとして短チヤネ
ル効果があけられる。短チヤネル効果とは、素子の微細
化に伴い実効的ダート長が短くなシ、ＭＯＳ −ＦＥＴ
のしきい値電圧がダート長に依存する現象である。短チ
ヤネル効果を低減するにはソース・ドレインの深さを小
さくすれはよいが、ソース・ドレインが不純物のドーピ
ングで形成されることから、その深さを小さくするにも
限度がある。このため、短チヤネル効果を大幅に低減す
ることは困難で、これが集積回路の高集積化を妨げる大
きな要因となっている。
進行し、素子の加工寸法が３〔μｍ〕以下と微細になっ
てくると、前記構成のＭＯＳ −ＦＥＴでは各種の問題
点が生じている。これらの問題点の１つとして短チヤネ
ル効果があけられる。短チヤネル効果とは、素子の微細
化に伴い実効的ダート長が短くなシ、ＭＯＳ −ＦＥＴ
のしきい値電圧がダート長に依存する現象である。短チ
ヤネル効果を低減するにはソース・ドレインの深さを小
さくすれはよいが、ソース・ドレインが不純物のドーピ
ングで形成されることから、その深さを小さくするにも
限度がある。このため、短チヤネル効果を大幅に低減す
ることは困難で、これが集積回路の高集積化を妨げる大
きな要因となっている。
そこで最近、ソース・ドレインの深さを最小にできる素
子としてショットキーＭＯ８−ＦＥＴが提案された（
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔｓ ｏｆ Ｉｎｔｅ
ｒｎａｔｉｎａｌＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ、 ３６７ ｐ、’ ＋ １９８１年）
。このＭＯＳ −ＦＥＴは、第２図に示す如く基板１の
表面に、該基板１に対しショットキー接合をなす導電体
を被着してソース６及びドレイン２を形成したものであ
る。ダート酸化膜４及びダート電極５の構成は第１図の
ものと同様である。基板１の導電型をｎ型とすると、シ
ョットキー接合を形成する導電体には白金シリサイド等
が選ばれる。この構造では、ソース・ドレイン６．７の
深さを極めて薄くできるので、前記短チヤネル効果を殆
んど無視することができる。
子としてショットキーＭＯ８−ＦＥＴが提案された（
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔｓ ｏｆ Ｉｎｔｅ
ｒｎａｔｉｎａｌＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ、 ３６７ ｐ、’ ＋ １９８１年）
。このＭＯＳ −ＦＥＴは、第２図に示す如く基板１の
表面に、該基板１に対しショットキー接合をなす導電体
を被着してソース６及びドレイン２を形成したものであ
る。ダート酸化膜４及びダート電極５の構成は第１図の
ものと同様である。基板１の導電型をｎ型とすると、シ
ョットキー接合を形成する導電体には白金シリサイド等
が選ばれる。この構造では、ソース・ドレイン６．７の
深さを極めて薄くできるので、前記短チヤネル効果を殆
んど無視することができる。
しかしながら、この種の素子にあっては次のような問題
があった。すなわち、前記第１図に示した従来のＭＯＳ
−ＦＥＴとは異なシ、導通状態ではドレイン７とチャ
ネルとの間が１］ロバイアス状態となシ、ソース６とチ
ャネルとの間が逆バイアス、状態となる。このため、ソ
ース６カ）らチャネル領域に注入されるキャリアの量（
単位時間当シの量）が、ショットキー接合の飽和電流で
制限されてしまう。その結果、従来のＭｏｓ −ＦＥＴ
に比べ、十分な電流を流せないと云う重大な欠点があっ
た。
があった。すなわち、前記第１図に示した従来のＭＯＳ
−ＦＥＴとは異なシ、導通状態ではドレイン７とチャ
ネルとの間が１］ロバイアス状態となシ、ソース６とチ
ャネルとの間が逆バイアス、状態となる。このため、ソ
ース６カ）らチャネル領域に注入されるキャリアの量（
単位時間当シの量）が、ショットキー接合の飽和電流で
制限されてしまう。その結果、従来のＭｏｓ −ＦＥＴ
に比べ、十分な電流を流せないと云う重大な欠点があっ
た。
本発明の目的は、短チヤネル効果の発生を防止すること
ができ、かつソース・ドレイン間に十分な電流を流すこ
とができ、采私回路素子として有効なＭＯ８型半導体装
置を提供することにある。
ができ、かつソース・ドレイン間に十分な電流を流すこ
とができ、采私回路素子として有効なＭＯ８型半導体装
置を提供することにある。
本発明は、半導体基板上にソース・ドレイン及びｒ−ト
電極等金形成してなるＭＯ８型半導体装置に・おいて、
そのソースをｐｎ＋接合で形成し、そのドレインを基板
に対してショットキー接合ｆ：なす導電体で形成するよ
うにしたものである。
電極等金形成してなるＭＯ８型半導体装置に・おいて、
そのソースをｐｎ＋接合で形成し、そのドレインを基板
に対してショットキー接合ｆ：なす導電体で形成するよ
うにしたものである。
すなわち、半導体基板として例えはｎ型基板を用いた場
合、第３図に示す如くソース２をｐ＋層で形成し、ドレ
イン７を白金シリサイド等の導体膜で形成するようにし
たものである。
合、第３図に示す如くソース２をｐ＋層で形成し、ドレ
イン７を白金シリサイド等の導体膜で形成するようにし
たものである。
本発明によれば、導通状態ではドレインとチャネルとの
間だけではなく、ノースとチャネルとの間も類バイアス
状態となる。このため、第２図のショットキーＭＯ８−
ＦＥＴと比べては勿論のこと、第１図の従来のＭＯＳ
−ＦＥＴに比べてもソース・ドレイン間に大きな電流を
流すことができる。また、ｐｎｌ接合をソースにしか用
いていないので、知チャネル効果は問題とならない。
間だけではなく、ノースとチャネルとの間も類バイアス
状態となる。このため、第２図のショットキーＭＯ８−
ＦＥＴと比べては勿論のこと、第１図の従来のＭＯＳ
−ＦＥＴに比べてもソース・ドレイン間に大きな電流を
流すことができる。また、ｐｎｌ接合をソースにしか用
いていないので、知チャネル効果は問題とならない。
さらに、導通状態でドレインとチャネルとの間が順バイ
アス状態となることから、ドレイン近傍でのホットキャ
リア発生を防止しイ（する等の利点もある。
アス状態となることから、ドレイン近傍でのホットキャ
リア発生を防止しイ（する等の利点もある。
第４図（ａ）〜（ｈ）は本発明の一実施例に係わるＭＯ
Ｓ −’ＦＥＴの製造工程を示す断面図である。まず、
第４図（、）に示す如く不純物濃度２ＸＩＯ”〔ｃｍ−
ｓ〕のｎ型（１００）シリコン基板（半導体基板）１！
上に、公知の方法で素子分離用絶縁膜１２、ダート酸化
膜（絶縁膜）１３及びポリシリコンゲート電極１４を形
成した。次いで、気相成長技術とりアクティブイオンエ
ツチング技術とを用い、第４図（ｂ）に示す如くケゞ−
ト電極１４の側壁にシリコン酸化膜１５を形成し、さら
に露出したダート酸化膜１３を除去した。次いで、光露
光技術を用い、第４図（Ｃ）に示す如くドレインとなる
べき部分をレジスト膜１６で被覆した。続いて、レジス
ト膜１６をマスクとして基板１１にホウ素（Ａｓ）をイ
オン注入した。
Ｓ −’ＦＥＴの製造工程を示す断面図である。まず、
第４図（、）に示す如く不純物濃度２ＸＩＯ”〔ｃｍ−
ｓ〕のｎ型（１００）シリコン基板（半導体基板）１！
上に、公知の方法で素子分離用絶縁膜１２、ダート酸化
膜（絶縁膜）１３及びポリシリコンゲート電極１４を形
成した。次いで、気相成長技術とりアクティブイオンエ
ツチング技術とを用い、第４図（ｂ）に示す如くケゞ−
ト電極１４の側壁にシリコン酸化膜１５を形成し、さら
に露出したダート酸化膜１３を除去した。次いで、光露
光技術を用い、第４図（Ｃ）に示す如くドレインとなる
べき部分をレジスト膜１６で被覆した。続いて、レジス
ト膜１６をマスクとして基板１１にホウ素（Ａｓ）をイ
オン注入した。
その後、基板１１を熱処理して注入イオンの活性化をは
かシ、第４図（ｄ）に示す如くレジスト膜１６を除去し
た。このとき、上記イオンの活性化によシ、ｐ′ 層か
らなるソース１７が形成されることになる。
かシ、第４図（ｄ）に示す如くレジスト膜１６を除去し
た。このとき、上記イオンの活性化によシ、ｐ′ 層か
らなるソース１７が形成されることになる。
次に、第４図（ｅ）に示す如く、全面に白金膜１８を１
５０ ［、ｘ〕厚さに蒸充した。次いで、６５０ ［℃
：ｌて３０分間熱処理し、白金膜１８の基板１）との接
触部をシリサイド化し、第４図（ｆ）に示ず如く白金シ
リサイド（導電体）１９を選択形成した。続いて、王水
を用い第４図（ｇ）に示す如くシリサイド化しなかった
白金膜１８を除去した。ここで、ソース１７上及びダー
ト電極１４上に残った白金シリサイド１９ ａ 、 １
９ｂは所謂オーミック層となシ、ソース１７及びダート
電極１４の電気抵抗を下げる役割を果たす。
５０ ［、ｘ〕厚さに蒸充した。次いで、６５０ ［℃
：ｌて３０分間熱処理し、白金膜１８の基板１）との接
触部をシリサイド化し、第４図（ｆ）に示ず如く白金シ
リサイド（導電体）１９を選択形成した。続いて、王水
を用い第４図（ｇ）に示す如くシリサイド化しなかった
白金膜１８を除去した。ここで、ソース１７上及びダー
ト電極１４上に残った白金シリサイド１９ ａ 、 １
９ｂは所謂オーミック層となシ、ソース１７及びダート
電極１４の電気抵抗を下げる役割を果たす。
一方、基板１ノ上に残った白金シリサイド１９ｂは、基
板１ノとショットキー接合をなしドレイン２０を形成す
ることになる。
板１ノとショットキー接合をなしドレイン２０を形成す
ることになる。
これ以降は、通常の工程によシ第４図（ｈ）に示す如く
絶縁膜２１の堆積、コンタクトホール形成、配線用人ｌ
膜２２の堆積及びＡｌ膜２２のパターニング等によシ、
ｎチャネルＭＯ３−ＦＥＴが作製されることになる。
絶縁膜２１の堆積、コンタクトホール形成、配線用人ｌ
膜２２の堆積及びＡｌ膜２２のパターニング等によシ、
ｎチャネルＭＯ３−ＦＥＴが作製されることになる。
かくして作製されたＭＯＳ −ＦＥＴは、ソース１７が
Ｐｎ接合で、ドレイン２０がショットキー接合で形成さ
れていることから、短チヤネル効果の発生を防止するこ
とができ、しかも大電流を流すことができる。このため
、集積回路の微細素子として用いるのに極めても効であ
る。壕だ、従来公知の製造技術を用いることで、容易に
実現することができる。なお、この素子の動作は、基板
１及びソース２を接地し、ドレイン７にＯ〜−５〔■〕
、ダート電極５に−５〔■〕の電圧を印加させる様にす
る。ダート電極５への電圧印加によシグート電極下は反
転状態となｐチャネルが形成され、そしてドレイン電圧
に対してドレイン電流は飽和特性を示す。
Ｐｎ接合で、ドレイン２０がショットキー接合で形成さ
れていることから、短チヤネル効果の発生を防止するこ
とができ、しかも大電流を流すことができる。このため
、集積回路の微細素子として用いるのに極めても効であ
る。壕だ、従来公知の製造技術を用いることで、容易に
実現することができる。なお、この素子の動作は、基板
１及びソース２を接地し、ドレイン７にＯ〜−５〔■〕
、ダート電極５に−５〔■〕の電圧を印加させる様にす
る。ダート電極５への電圧印加によシグート電極下は反
転状態となｐチャネルが形成され、そしてドレイン電圧
に対してドレイン電流は飽和特性を示す。
なお、本発明は上述した実施例に限定されるものではな
い。例えは、前記基板はシリコン基板に限らず、他の半
導体基板であってもよく、さらにその導電型はｎ型に限
らずＰ型であってもよい。さらに、基板として絶縁基板
若しくは絶縁膜上に半導体膜を形成したものを用いるこ
ともできる。壕だ、前記ドレインをなすショットキー接
合を形成するだめの導体膜としては、白金の代ｐにロジ
ウム、その他のショットキーメタルを用いることが可能
である。さらに、前記シリサイドの形成にイオンミキシ
ング法を用いることも可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
い。例えは、前記基板はシリコン基板に限らず、他の半
導体基板であってもよく、さらにその導電型はｎ型に限
らずＰ型であってもよい。さらに、基板として絶縁基板
若しくは絶縁膜上に半導体膜を形成したものを用いるこ
ともできる。壕だ、前記ドレインをなすショットキー接
合を形成するだめの導体膜としては、白金の代ｐにロジ
ウム、その他のショットキーメタルを用いることが可能
である。さらに、前記シリサイドの形成にイオンミキシ
ング法を用いることも可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
【図面の簡単な説明】
第１図及び第２図はそれぞれ従来のＭＯＳ −ＦＥＴを
説明するための構造断面図、第３図は本発明の詳細な説
明するだめの構造断面図、第４図（ａ）〜（ｈ）は本発
明の一実施例に係わるＭＯＳ −ＦＥＴの製造工程を示
す断面図である。 １．１ノ・・・シリコン基板（半導体基板）、２゜１７
・・・ソース、４．１３・・・ダート酸化膜、５゜１４
・・・ダート電極、７．２０・・・ドレイン、１８・・
・白金膜、１９・・・白金シリサイド。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 ｃｌ 第４図
説明するための構造断面図、第３図は本発明の詳細な説
明するだめの構造断面図、第４図（ａ）〜（ｈ）は本発
明の一実施例に係わるＭＯＳ −ＦＥＴの製造工程を示
す断面図である。 １．１ノ・・・シリコン基板（半導体基板）、２゜１７
・・・ソース、４．１３・・・ダート酸化膜、５゜１４
・・・ダート電極、７．２０・・・ドレイン、１８・・
・白金膜、１９・・・白金シリサイド。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 ｃｌ 第４図
Claims (2)
- （１）半導体基板の表面層に該基板と逆導電型の半導体
層を形成してなるソースと、このソースと離間した位置
で上記基板の表面に該基板に対しショットキー接合をな
す導体膜を形成してなるドレインと、上記ソース及びド
レイン間の基板表面に絶縁膜を介して設けられた基板表
面を反転させるダート電極とを具備したことを特徴とす
るＭＯ８型半導体装置。 - （２）前記基板は、絶縁基板若しくは絶紅膜上に半導体
膜を形成してなるものであることを特徴とする特許請求
の範囲第１項記載のＭＯ８型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5594883A JPS59181669A (ja) | 1983-03-31 | 1983-03-31 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5594883A JPS59181669A (ja) | 1983-03-31 | 1983-03-31 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181669A true JPS59181669A (ja) | 1984-10-16 |
| JPH055184B2 JPH055184B2 (ja) | 1993-01-21 |
Family
ID=13013293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5594883A Granted JPS59181669A (ja) | 1983-03-31 | 1983-03-31 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920399A (en) * | 1988-09-12 | 1990-04-24 | Linear Integrated Systems, Inc. | Conductance-modulated integrated transistor structure |
| JPH04226081A (ja) * | 1990-04-27 | 1992-08-14 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947767A (ja) * | 1982-09-10 | 1984-03-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ形半導体素子 |
-
1983
- 1983-03-31 JP JP5594883A patent/JPS59181669A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947767A (ja) * | 1982-09-10 | 1984-03-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ形半導体素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920399A (en) * | 1988-09-12 | 1990-04-24 | Linear Integrated Systems, Inc. | Conductance-modulated integrated transistor structure |
| JPH04226081A (ja) * | 1990-04-27 | 1992-08-14 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH055184B2 (ja) | 1993-01-21 |
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