JPS6311787B2 - - Google Patents
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- JPS6311787B2 JPS6311787B2 JP57110559A JP11055982A JPS6311787B2 JP S6311787 B2 JPS6311787 B2 JP S6311787B2 JP 57110559 A JP57110559 A JP 57110559A JP 11055982 A JP11055982 A JP 11055982A JP S6311787 B2 JPS6311787 B2 JP S6311787B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
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Description
【発明の詳細な説明】
この発明は、金属半導体電界効果トランジスタ
の製造方法およびそれによつて製造された装置に
関する。より特定的にはこの発明は、自己整合ゲ
ートを備えた電界効果トランジスタの製造方法に
関する。
の製造方法およびそれによつて製造された装置に
関する。より特定的にはこの発明は、自己整合ゲ
ートを備えた電界効果トランジスタの製造方法に
関する。
金属半導体電界効果トランジスタ（MESFET）
は、接合電界効果トランジスタ（JFET）および
金属酸化物半導体電界効果トランジスタ
（MOSFET）のような従来の装置とは異なつて
いる。一般的なMOSFETにおいては、酸化物絶
縁層がトランジスタゲートをトランジスタのソー
スおよびドレインの間の半導体サブストレートか
ら分離する。JFETにおいてはゲートはサブスト
レートと接合し、しかしそれにもかかわらず適当
にドープされて、PN接合が形成される。
MESFETにおいては、ゲートはシリコンサブス
トレートと直接に接続して、金属・シリコン界面
によつてシヨツトキダイオードを形成する。
JFETにおいてはPN接合は少数キヤリア装置で
あるが、MESFETにおいてはシヨツトキダイオ
ードは多数キヤリア装置である。MESFETおよ
びJFET装置においては電流の伝導はシリコンサ
ブストレートのバルク内で行なわれる。しかし
MOSFETにおいては、電流の伝導は酸化物・シ
リコン界面に沿う。
は、接合電界効果トランジスタ（JFET）および
金属酸化物半導体電界効果トランジスタ
（MOSFET）のような従来の装置とは異なつて
いる。一般的なMOSFETにおいては、酸化物絶
縁層がトランジスタゲートをトランジスタのソー
スおよびドレインの間の半導体サブストレートか
ら分離する。JFETにおいてはゲートはサブスト
レートと接合し、しかしそれにもかかわらず適当
にドープされて、PN接合が形成される。
MESFETにおいては、ゲートはシリコンサブス
トレートと直接に接続して、金属・シリコン界面
によつてシヨツトキダイオードを形成する。
JFETにおいてはPN接合は少数キヤリア装置で
あるが、MESFETにおいてはシヨツトキダイオ
ードは多数キヤリア装置である。MESFETおよ
びJFET装置においては電流の伝導はシリコンサ
ブストレートのバルク内で行なわれる。しかし
MOSFETにおいては、電流の伝導は酸化物・シ
リコン界面に沿う。
MESFETを形成するための先行技術の従来の
方法にあつては、まず最初に拡散または注入によ
つてソースおよびドレイン領域が形成され、続い
てチヤネル領域が注入され、そして酸化物層がそ
れらを覆つて付着される。次にソースおよびドレ
イン領域の間のシリコンサブストレートに対し
て、酸化物を通じて貫通穴があけられる。それか
ら金属ゲートが、接合がゲートを短絡してしまう
ようにゲートがドレインやソース領域とオーミツ
クコンタクトを形成しないことを確実にするよう
な充分に小さな寸法を持つた貫通穴内に形成され
る。次にゲートの位置合わせは極めて微妙である
ので、ゲートのためにより多くのスペースを許容
することが必要となる。このことは今度は回路の
実装密度を減少させる。このプロセスの特定的な
例が、特許第4048712号において記述されている。
方法にあつては、まず最初に拡散または注入によ
つてソースおよびドレイン領域が形成され、続い
てチヤネル領域が注入され、そして酸化物層がそ
れらを覆つて付着される。次にソースおよびドレ
イン領域の間のシリコンサブストレートに対し
て、酸化物を通じて貫通穴があけられる。それか
ら金属ゲートが、接合がゲートを短絡してしまう
ようにゲートがドレインやソース領域とオーミツ
クコンタクトを形成しないことを確実にするよう
な充分に小さな寸法を持つた貫通穴内に形成され
る。次にゲートの位置合わせは極めて微妙である
ので、ゲートのためにより多くのスペースを許容
することが必要となる。このことは今度は回路の
実装密度を減少させる。このプロセスの特定的な
例が、特許第4048712号において記述されている。
次にこの発明の目的は、金属シリコン電界効果
トランジスタの改良された製造方法を提供するこ
とである。
トランジスタの改良された製造方法を提供するこ
とである。
この発明の他の目的は、必要なスペースを減少
した金属シリコン電界効果トランジスタを提供す
ることである。
した金属シリコン電界効果トランジスタを提供す
ることである。
この発明のまた別の目的は、自己整合ゲートを
備えた改良された金属シリコン電界効果トランジ
スタを提供することである。
備えた改良された金属シリコン電界効果トランジ
スタを提供することである。
この発明の上述の目的およびその他の目的、効
果と特徴は、以下の詳細な説明および図面を参照
することによつて、当業者にとつて容易に理解さ
れよう。
果と特徴は、以下の詳細な説明および図面を参照
することによつて、当業者にとつて容易に理解さ
れよう。
上述の目的を達成するために、この発明は金属
シリコン電界効果トランジスタおよびそのような
トランジスタの製造方法に方向づけられており、
それによつてトランジスタのすべての要素は、単
一のマスキングステツプによつて規定されてい
る。これらの要素は、電界効果トランジスタのチ
ヤネルとともにそれらのためのソースおよびドレ
イン領域、そしてまたトランジスタを完成するゲ
ートを含む。半導体サブストレートの表面上にド
ープされたポリシンコン層を付着し、それらを覆
つて酸化物層を付着し、かつシリコンサブストレ
ートを露出するために絶縁層およびドープされた
ポリシリコン層内に貫通穴をあけることによつ
て、このトランジスタは形成される。チヤネルは
このようにしてあけられた貫通穴を通じて、イオ
ン注入によつて形成される。ドープされたポリシ
リコン層は、領域が貫通穴によつて規定されるト
ランジスタのソースおよびドレイン領域の配列の
ための拡散源として機能する。次に貫通穴は、ゲ
ートがチヤネルを含むサブストレート領域と接続
して形成されるべき領域を規定する。
シリコン電界効果トランジスタおよびそのような
トランジスタの製造方法に方向づけられており、
それによつてトランジスタのすべての要素は、単
一のマスキングステツプによつて規定されてい
る。これらの要素は、電界効果トランジスタのチ
ヤネルとともにそれらのためのソースおよびドレ
イン領域、そしてまたトランジスタを完成するゲ
ートを含む。半導体サブストレートの表面上にド
ープされたポリシンコン層を付着し、それらを覆
つて酸化物層を付着し、かつシリコンサブストレ
ートを露出するために絶縁層およびドープされた
ポリシリコン層内に貫通穴をあけることによつ
て、このトランジスタは形成される。チヤネルは
このようにしてあけられた貫通穴を通じて、イオ
ン注入によつて形成される。ドープされたポリシ
リコン層は、領域が貫通穴によつて規定されるト
ランジスタのソースおよびドレイン領域の配列の
ための拡散源として機能する。次に貫通穴は、ゲ
ートがチヤネルを含むサブストレート領域と接続
して形成されるべき領域を規定する。
この発明の特徴は、半導体サブストレートの表
面上にドープされたポリシリコン層を付着し、そ
れらを覆つて酸化物層を付着し、シリコンサブス
トレートを露出するために絶縁層およびドープさ
れたポリシリコン層内に貫通穴をあけ、このよう
にしてあけられた貫通穴を通じてイオン注入によ
つてチヤネルを形成し、領域が貫通穴によつて規
定されるトランジスタのソースおよびドレイン領
域の配列のための拡散源としてドープされたポリ
シリコン層を用い、ゲートがチヤネルを含むサブ
ストレート領域と接続して形成されるべき領域を
規定するために貫通穴を用いることにある。
面上にドープされたポリシリコン層を付着し、そ
れらを覆つて酸化物層を付着し、シリコンサブス
トレートを露出するために絶縁層およびドープさ
れたポリシリコン層内に貫通穴をあけ、このよう
にしてあけられた貫通穴を通じてイオン注入によ
つてチヤネルを形成し、領域が貫通穴によつて規
定されるトランジスタのソースおよびドレイン領
域の配列のための拡散源としてドープされたポリ
シリコン層を用い、ゲートがチヤネルを含むサブ
ストレート領域と接続して形成されるべき領域を
規定するために貫通穴を用いることにある。
この発明の第２の特徴は、ポリシリコン層がゲ
ート金属と接続しないことを確実にするために、
貫通穴が絶縁層をアンダーカツトすることによつ
て形成されるという方法にある。
ート金属と接続しないことを確実にするために、
貫通穴が絶縁層をアンダーカツトすることによつ
て形成されるという方法にある。
ここで第１図を参照して、先行技術の構造およ
びそのような構造の形成方法を記述しよう。ここ
に示すようにサブストレート１０には、Ｎ＋ドー
パントたとえばリンまたはヒ素によつてそれぞれ
形成されるソースおよびドレイン領域１１および
１２が設けられている。チヤネル領域１３は、Ｎ
＋ドーパント、たとえばリンまたはヒ素で形成さ
れる。次に酸化物層（図示せず）が全表面を覆う
ように設けられ、かつ貫通穴がその後形成される
ゲート１４の領域を形成するようにそれらの中に
あけられる。金属ゲート１４はチヤネル領域と接
続して、電圧がゲート１４に印加されると、空乏
層１６の電位が変化する。次に適当な電圧を印加
するための導体がソースおよびドレイン領域１１
および１２と接続して形成され、かつその表面は
完全な装置を形成するために不活性化される。こ
の装置にとつての特別な問題は、各ソースおよび
ドレイン領域１１および１２の間の整合ゲート１
４の問題である。もしゲート１４がそのような領
域のいずれかと接続するならば、オーミツクコク
タクトが形成されかつゲート１４はソースまたは
ドレイン領域のいずれかに対して短絡されよう。
それゆえに先行技術のMESFET装置にとつては、
重大な整合の問題が存在する。さらにこの整合の
ために許容されるべき許容誤差のために、回路の
実装密度を減少させる余分な領域がゲート領域に
必要となる。この余分な領域は、第１図において
抵抗１５として概略的に示されるような高いソー
ス―ドレイン直列抵抗が形成されるということに
より素子の電気特性を劣化させる。このように、
ゲートとドレインまたはソースとの間の分離は、
極小のマスク合わせに依存する。
びそのような構造の形成方法を記述しよう。ここ
に示すようにサブストレート１０には、Ｎ＋ドー
パントたとえばリンまたはヒ素によつてそれぞれ
形成されるソースおよびドレイン領域１１および
１２が設けられている。チヤネル領域１３は、Ｎ
＋ドーパント、たとえばリンまたはヒ素で形成さ
れる。次に酸化物層（図示せず）が全表面を覆う
ように設けられ、かつ貫通穴がその後形成される
ゲート１４の領域を形成するようにそれらの中に
あけられる。金属ゲート１４はチヤネル領域と接
続して、電圧がゲート１４に印加されると、空乏
層１６の電位が変化する。次に適当な電圧を印加
するための導体がソースおよびドレイン領域１１
および１２と接続して形成され、かつその表面は
完全な装置を形成するために不活性化される。こ
の装置にとつての特別な問題は、各ソースおよび
ドレイン領域１１および１２の間の整合ゲート１
４の問題である。もしゲート１４がそのような領
域のいずれかと接続するならば、オーミツクコク
タクトが形成されかつゲート１４はソースまたは
ドレイン領域のいずれかに対して短絡されよう。
それゆえに先行技術のMESFET装置にとつては、
重大な整合の問題が存在する。さらにこの整合の
ために許容されるべき許容誤差のために、回路の
実装密度を減少させる余分な領域がゲート領域に
必要となる。この余分な領域は、第１図において
抵抗１５として概略的に示されるような高いソー
ス―ドレイン直列抵抗が形成されるということに
より素子の電気特性を劣化させる。このように、
ゲートとドレインまたはソースとの間の分離は、
極小のマスク合わせに依存する。
ここでこの発明が先行技術のこの欠点を克服す
る方法を、第２図および第３図を参照して次に記
述しよう。第２図において示されるように、ドー
プされたポリシンコン導体２７、たとえばヒ素ま
たはリンがサブストレート２０上に付着されかつ
絶縁物２８で覆われている。ポリシリコン導体
は、以下により詳しく記述されるように、拡散源
としてさらにまた構造の連結物の一部として用い
られる。絶縁物２８および導体２７はマスクされ
かつエツチングされて絶縁物２８内に貫通穴２９
を形成し、さらに第２図において２９Ａで示され
るように導体２７をアンダーカツトする。このよ
うにして貫通穴２９および絶縁物２８は、以下に
さらに記述されるように、チヤネル領域とゲート
とを自己整合する。次にＮチヤネル領域２３が、
貫通穴２９を通ずる注入によつて形成される。次
に第２の層が導体２７の露出した端部内を充填す
るように、図示されていない方法で貫通穴内が付
着される。
る方法を、第２図および第３図を参照して次に記
述しよう。第２図において示されるように、ドー
プされたポリシンコン導体２７、たとえばヒ素ま
たはリンがサブストレート２０上に付着されかつ
絶縁物２８で覆われている。ポリシリコン導体
は、以下により詳しく記述されるように、拡散源
としてさらにまた構造の連結物の一部として用い
られる。絶縁物２８および導体２７はマスクされ
かつエツチングされて絶縁物２８内に貫通穴２９
を形成し、さらに第２図において２９Ａで示され
るように導体２７をアンダーカツトする。このよ
うにして貫通穴２９および絶縁物２８は、以下に
さらに記述されるように、チヤネル領域とゲート
とを自己整合する。次にＮチヤネル領域２３が、
貫通穴２９を通ずる注入によつて形成される。次
に第２の層が導体２７の露出した端部内を充填す
るように、図示されていない方法で貫通穴内が付
着される。
ここで第３図に移ると、たとえばおよそ800℃
または900℃の高温度ステツプが行なわれて、ド
ープされた導体３７のＮ＋ドーパントをサブスト
レート３０内へと拡散させ、このようにしてソー
スおよびドレイン領域３１および３２がそれぞれ
形成される。このとき、チヤネル領域３３もまた
外側へ拡散される。次に第２の絶縁物（図示せ
ず）が、ウエーハ表面と平行な絶縁物領域へのプ
ラズマエツチングまたは注入によつて選択的な方
法でエツチングされ、それから絶縁物を選択的に
除去するために化学的エツチングが施される。そ
の結果、シヨツトキダイオードが形成されるべき
サブストレートの部分が露出される。
または900℃の高温度ステツプが行なわれて、ド
ープされた導体３７のＮ＋ドーパントをサブスト
レート３０内へと拡散させ、このようにしてソー
スおよびドレイン領域３１および３２がそれぞれ
形成される。このとき、チヤネル領域３３もまた
外側へ拡散される。次に第２の絶縁物（図示せ
ず）が、ウエーハ表面と平行な絶縁物領域へのプ
ラズマエツチングまたは注入によつて選択的な方
法でエツチングされ、それから絶縁物を選択的に
除去するために化学的エツチングが施される。そ
の結果、シヨツトキダイオードが形成されるべき
サブストレートの部分が露出される。
第３図の構造は、シヨツトキダイオード、次に
チタンタングステン層４０の付着、そして最後に
アルミニウム層４１を形成するケイ化白金領域３
９の配列によつて完成される。ケイ化白金層３９
は全ウエーハを白金層で覆い、次にその部分を熱
処理プロセスによつて第２図の各貫通穴２９内に
焼結させることによつて形成される。この焼結の
間に、プラチナはシリコンサブストレートと反応
して、ケイ化白金領域３９を形成する。またこの
焼き戻し操作の間に、薄い酸化物層（図示せず）
がケイ化白金を覆つて形成される。この焼き戻し
操作の後、ケイ化白金領域を保護する薄い酸化物
層で被覆されていない白金をエツチングして除去
するために、ウエーハは熱い水溶液にさらされ
る。上述したように、次にチタンタングステン層
４０が形成されて、ケイ化白金領域３９と接続
し、かつその後アルミニウム層４１がそれらを覆
つて付着される。チタンタングステン層の目的
は、アルミニウム層４１がケイ化白金内へと浸透
することを防止することである。この目的のため
に、純粋なタングステンが用いられ得る。次にこ
のチタンタングステンおよびアルミニウム構造は
同時にパターン化され、そしてその結果としての
構造が第３図において示されている。次に付加的
な結合構造が形成されて、そして回路が完成す
る。
チタンタングステン層４０の付着、そして最後に
アルミニウム層４１を形成するケイ化白金領域３
９の配列によつて完成される。ケイ化白金層３９
は全ウエーハを白金層で覆い、次にその部分を熱
処理プロセスによつて第２図の各貫通穴２９内に
焼結させることによつて形成される。この焼結の
間に、プラチナはシリコンサブストレートと反応
して、ケイ化白金領域３９を形成する。またこの
焼き戻し操作の間に、薄い酸化物層（図示せず）
がケイ化白金を覆つて形成される。この焼き戻し
操作の後、ケイ化白金領域を保護する薄い酸化物
層で被覆されていない白金をエツチングして除去
するために、ウエーハは熱い水溶液にさらされ
る。上述したように、次にチタンタングステン層
４０が形成されて、ケイ化白金領域３９と接続
し、かつその後アルミニウム層４１がそれらを覆
つて付着される。チタンタングステン層の目的
は、アルミニウム層４１がケイ化白金内へと浸透
することを防止することである。この目的のため
に、純粋なタングステンが用いられ得る。次にこ
のチタンタングステンおよびアルミニウム構造は
同時にパターン化され、そしてその結果としての
構造が第３図において示されている。次に付加的
な結合構造が形成されて、そして回路が完成す
る。
この発明の自己整合手法は、いくつかの機能を
果たす。絶縁層２８内に貫通穴をあけることおよ
び第２図のドープされたポリシリコン層２７は、
第２図のチヤネル領域２３ならびに、ドープされ
たポリシリコン層３７が拡散源として働く拡散ス
テツプによつて形成される第３図のその後のソー
スおよびドレイン領域３１および３２をともに規
定するのに役立つ。第３図の絶縁層３８内のこの
貫通穴は、チヤネル構造３３を有するゲート構造
を交互に整合するように働く。絶縁層３８はプロ
セスの間にアンダーカツトされているので、ソー
スおよびドレイン領域３１および３２はゲート構
造の位置に対して非常に接近して形成されること
が可能であり、しかしそれらの間にいかなる抵抗
接続も存在しないことを確実にできる。
果たす。絶縁層２８内に貫通穴をあけることおよ
び第２図のドープされたポリシリコン層２７は、
第２図のチヤネル領域２３ならびに、ドープされ
たポリシリコン層３７が拡散源として働く拡散ス
テツプによつて形成される第３図のその後のソー
スおよびドレイン領域３１および３２をともに規
定するのに役立つ。第３図の絶縁層３８内のこの
貫通穴は、チヤネル構造３３を有するゲート構造
を交互に整合するように働く。絶縁層３８はプロ
セスの間にアンダーカツトされているので、ソー
スおよびドレイン領域３１および３２はゲート構
造の位置に対して非常に接近して形成されること
が可能であり、しかしそれらの間にいかなる抵抗
接続も存在しないことを確実にできる。
第１図は先行技術のMESFETの断面図である。
第２図は、その製造過程の間に、この発明によつ
て形成される装置の断面図である。第３図は、こ
の発明のMESFETの完成された形状における断
面図である。 図において、１０，２０，３０はサブストレー
ト、１１，３１はソース領域、１２，３２はドレ
イン領域、１３，２３，３３はチヤネル領域、１
４はゲート、１５は抵抗、１６は消耗領域、２
８，３８は絶縁物、２７，３７はドープされたポ
リシリコン導体、２９は貫通穴、３９はケイ化白
金領域、４０はチタンタングステン層、４１はア
ルミニウム層をそれぞれ示す。
第２図は、その製造過程の間に、この発明によつ
て形成される装置の断面図である。第３図は、こ
の発明のMESFETの完成された形状における断
面図である。 図において、１０，２０，３０はサブストレー
ト、１１，３１はソース領域、１２，３２はドレ
イン領域、１３，２３，３３はチヤネル領域、１
４はゲート、１５は抵抗、１６は消耗領域、２
８，３８は絶縁物、２７，３７はドープされたポ
リシリコン導体、２９は貫通穴、３９はケイ化白
金領域、４０はチタンタングステン層、４１はア
ルミニウム層をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 金属半導体電界効果トランジスタの製造方法
であつて、 半導体基板表面にドーパント原子含有の導電体
を形成するステツプと、 前記導電体および前記基板の前記表面上に第１
の絶縁層を形成するステツプと、 前記導電体がアンダーカツトされるように前記
第１の絶縁層および前記導電体のエツチングを行
つて、前記第１の絶縁層および前記導電体に第１
の貫通孔を形成して前記基板および前記導電体を
露出させるステツプと、 前記第１の貫通孔を通して前記基板へ所定の導
電型の不純物を注入して前記トランジスタの軽く
ドープされたチヤネル領域を形成するステツプ
と、 露出した基板および導電体を覆うように前記第
１の貫通孔内に第２の絶縁層を形成するステツプ
と、 前記導電体から前記基板へ前記ドーパント原子
を拡散させ前記トランジスタの重くドープされた
ソースおよびドレイン領域を形成するステツプ
と、 前記導電体を露出させることなく前記ドーパン
ト原子拡散領域間の前記基板を露出させるように
前記第２の絶縁層に第２の貫通孔を形成するステ
ツプと、 前記基板と電気的に接触するように前記第２の
貫通孔内に金属層を形成して前記トランジスタの
ゲートを形成するステツプとを備える、金属半導
体電界効果トランジスタの製造方法。 ２ 前記第２の貫通孔は、前記導電体上の前記第
２の絶縁層よりも前記基板上の前記第２の絶縁層
を優先的に除去するプラズマエツチングにより形
成される、特許請求の範囲第１項記載の金属半導
体電界効果トランジスタの製造方法。 ３ 前記導電体は不純物をドープしたポリシリコ
ンである、特許請求の範囲第１項記載の金属半導
体電界効果トランジスタの製造方法。 ４ 前記ドーパント原子はＮ型の導電型を持つ、
特許請求の範囲第１項記載の金属半導体電界効果
トランジスタの製造方法。 ５ 前記半導体基板はシリコンからなる、特許請
求の範囲第１項記載の金属半導体電界効果トラン
ジスタの製造方法。 ６ 前記金属層は、前記第２の貫通孔内の前記基
板上に白金シリサイドを形成し、タングステンま
たはチタン―タングステンの層を前記白金シリサ
イド層上に形成し、さらにその上にアルミニウム
層を形成することにより得られる、特許請求の範
囲第１項記載の金属半導体電界効果トランジスタ
の製造方法。 ７ 金属半導体電界効果トランジスタを製造する
際に用いるための、前記トランジスタのチヤネル
および前記チヤネルに自己整合したゲートを単一
マスクで製造する方法であつて、 半導体基板表面に導電体を形成するステツプ
と、 前記導電体および前記基板の前記表面に第１の
絶縁層を形成するステツプと、 前記単一マスクを用いて前記第１の絶縁層およ
び前記導電体に第１の貫通孔を形成するステツプ
とを備え、前記第１の貫通孔は前記導電体を２つ
の互いに離れた部分に分割し、前記２つの分離部
分の間の前記基板を露出させ、かつ前記第１の絶
縁層下でアンダーカツトされた前記２つの導電体
部分のそれぞれの側壁を露出させ、 所定の導電型の不純物を前記貫通孔を介して前
記基板へ注入して前記チヤネルを形成するステツ
プと、 前記露出した基板および各導電体側壁を覆うよ
うに前記第１の貫通孔に第２の絶縁層を形成する
ステツプと、 前記導電体から前記基板へドーパント原子を拡
散させて前記トランジスタのソースおよびドレイ
ン領域を形成するステツプと、 前記各側壁間の前記基板上の前記第２の絶縁層
を選択的に除去しかつ前記各側壁上の前記第２の
絶縁層を残すステツプとをさらに備え、前記選択
的除去は、別のマスクを用いずに、前記側壁上の
前記絶縁層よりも前記基板表面上の前記絶縁層を
優先的にエツチングするエツチング工程により行
なわれ、 前記基板の前記露出部分と電気的に接触する金
属層を形成して前記ゲートを形成するステツプを
さらに備える、金属半導体電界効果トランジスタ
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/297,786 US4358891A (en) | 1979-06-22 | 1981-08-31 | Method of forming a metal semiconductor field effect transistor |
| US297786 | 1981-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848470A JPS5848470A (ja) | 1983-03-22 |
| JPS6311787B2 true JPS6311787B2 (ja) | 1988-03-16 |
Family
ID=23147740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110559A Granted JPS5848470A (ja) | 1981-08-31 | 1982-06-24 | 金属半導体電界効果トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4358891A (ja) |
| EP (1) | EP0073697B1 (ja) |
| JP (1) | JPS5848470A (ja) |
| DE (1) | DE3278705D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01320192A (ja) * | 1988-06-22 | 1989-12-26 | Gijutsu Shinbunsha:Kk | Ｃｄ及びｃｄを挿入した雑誌 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4414737A (en) * | 1981-01-30 | 1983-11-15 | Tokyo Shibaura Denki Kabushiki Kaisha | Production of Schottky barrier diode |
| US4545114A (en) * | 1982-09-30 | 1985-10-08 | Fujitsu Limited | Method of producing semiconductor device |
| JPS59154040A (ja) * | 1983-02-22 | 1984-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59161875A (ja) * | 1983-03-04 | 1984-09-12 | Nec Corp | ３−ｖ化合物半導体装置 |
| US4486946A (en) * | 1983-07-12 | 1984-12-11 | Control Data Corporation | Method for using titanium-tungsten alloy as a barrier metal in silicon semiconductor processing |
| FR2568723B1 (fr) * | 1984-08-03 | 1987-06-05 | Commissariat Energie Atomique | Circuit integre notamment de type mos et son procede de fabrication |
| JPH0793317B2 (ja) * | 1984-10-11 | 1995-10-09 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| US5021840A (en) * | 1987-08-18 | 1991-06-04 | Texas Instruments Incorporated | Schottky or PN diode with composite sidewall |
| US4987318A (en) * | 1989-09-18 | 1991-01-22 | International Business Machines Corporation | High level clamp driver for wire-or buses |
| US5208170A (en) * | 1991-09-18 | 1993-05-04 | International Business Machines Corporation | Method for fabricating bipolar and CMOS devices in integrated circuits using contact metallization for local interconnect and via landing |
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| JPH08172102A (ja) * | 1994-12-20 | 1996-07-02 | Murata Mfg Co Ltd | 半導体装置の製造方法 |
| US6956274B2 (en) * | 2002-01-11 | 2005-10-18 | Analog Devices, Inc. | TiW platinum interconnect and method of making the same |
| US20030194872A1 (en) * | 2002-04-16 | 2003-10-16 | Applied Materials, Inc. | Copper interconnect with sidewall copper-copper contact between metal and via |
| US8435873B2 (en) * | 2006-06-08 | 2013-05-07 | Texas Instruments Incorporated | Unguarded Schottky barrier diodes with dielectric underetch at silicide interface |
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| IT1041193B (it) * | 1975-08-08 | 1980-01-10 | Selenia Ind Elettroniche | Perfezionamenti nei procedimenti per la fabbricazione di dispositivi a semiconduttor |
| US4135998A (en) * | 1978-04-26 | 1979-01-23 | International Business Machines Corp. | Method for forming pt-si schottky barrier contact |
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| US4305760A (en) * | 1978-12-22 | 1981-12-15 | Ncr Corporation | Polysilicon-to-substrate contact processing |
-
1981
- 1981-08-31 US US06/297,786 patent/US4358891A/en not_active Expired - Lifetime
-
1982
- 1982-06-24 JP JP57110559A patent/JPS5848470A/ja active Granted
- 1982-07-30 DE DE8282401436T patent/DE3278705D1/de not_active Expired
- 1982-07-30 EP EP82401436A patent/EP0073697B1/en not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| JPH01320192A (ja) * | 1988-06-22 | 1989-12-26 | Gijutsu Shinbunsha:Kk | Ｃｄ及びｃｄを挿入した雑誌 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0073697A2 (en) | 1983-03-09 |
| EP0073697B1 (en) | 1988-06-22 |
| EP0073697A3 (en) | 1984-10-24 |
| DE3278705D1 (en) | 1988-07-28 |
| US4358891A (en) | 1982-11-16 |
| JPS5848470A (ja) | 1983-03-22 |
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