JPS59154040A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、バリーコンタクトの形成方法に関する。
従来、半導体基板上に設けられたコンタクトホールな介
して取出電極を形成する手段として、半導体基板を加熱
しなから取出電極の形成部材を堆積することが行われて
いる。このよう(:半導体基板を加熱するのは、例えば
アルミニウムのような取出電極の形成部材の表面拡散を
促進して、これをコンタクトホール内に十分に充填させ
るためである。コンタクトホールは、通常R,1,E、
(Reactive Ion Etching )技
術にて約3μm口の大きさで急峻な内側面を有するもの
に形成されている。
して取出電極を形成する手段として、半導体基板を加熱
しなから取出電極の形成部材を堆積することが行われて
いる。このよう(:半導体基板を加熱するのは、例えば
アルミニウムのような取出電極の形成部材の表面拡散を
促進して、これをコンタクトホール内に十分に充填させ
るためである。コンタクトホールは、通常R,1,E、
(Reactive Ion Etching )技
術にて約3μm口の大きさで急峻な内側面を有するもの
に形成されている。
前述の加熱処理を併用したものでは、コンタクトホール
が3μm口程度の比較的大きいものである爆合には、取
出電極の形成部材をステップカバレイジ良く堆積するこ
とができる。しかしながら、コンタクトボールの大きさ
が2μm口以下になると、その内壁面の部分で堆積層の
ステップカバレイジが悪くなる。特に、コンタクトホー
ルの大きさが1μm口以下になると、取出電極の形成部
材を堆積できない問題があった。
が3μm口程度の比較的大きいものである爆合には、取
出電極の形成部材をステップカバレイジ良く堆積するこ
とができる。しかしながら、コンタクトボールの大きさ
が2μm口以下になると、その内壁面の部分で堆積層の
ステップカバレイジが悪くなる。特に、コンタクトホー
ルの大きさが1μm口以下になると、取出電極の形成部
材を堆積できない問題があった。
本発明は、断線等による接触不良を防止して微細なコン
タクトホールから取出電極を確実(二取出し、高い信頼
性を有する半導体装置を高歩留で得ることができるバリ
ーコンタクトの形成方法を提供することをその目的とす
るものである。
タクトホールから取出電極を確実(二取出し、高い信頼
性を有する半導体装置を高歩留で得ることができるバリ
ーコンタクトの形成方法を提供することをその目的とす
るものである。
本発明は、コンタクトホール内に予め下地膜を形成し、
この下地膜上に電極形成層を積層して両者を一体に同質
化することによシ、取出電極となる電極層を形成し、断
線等による接触不良を防止しだ取出電極を有する信頼性
の高い半導体装置を高歩留りソ秘ることができる・クリ
−コンタクトの形成方法である。
この下地膜上に電極形成層を積層して両者を一体に同質
化することによシ、取出電極となる電極層を形成し、断
線等による接触不良を防止しだ取出電極を有する信頼性
の高い半導体装置を高歩留りソ秘ることができる・クリ
−コンタクトの形成方法である。
以下、本発明の実施例(二ついて第1図(N乃至同図(
DJを参照して説明する。
DJを参照して説明する。
先ず、半導体基板1の所定領域に素子領域を囲むフィー
ルド酸化膜2を形成する。次いで、素子領域上にゲート
酸化膜を形成し、ゲート酸化膜上に所定パターン6ゲー
ト電極3を形成する。次いで、ゲート電極3を覆う酸化
膜を素子領域上に形成し、フィールド酸化膜2と一体化
する。ゲート電極3の上方のフィールド酸化膜2は、ゲ
ート電極3の肉厚性□だけ隆起した段差部4を有してい
る。素子領域部分のフィールド酸化膜2の膜厚は、約1
μmである。次C二、フィールド酸化膜20所定領域に
例えばR,1,E(Reactive Ion Etc
hing ) 法によ如約1μm口のコンタクトホー
ル5を開口する。
ルド酸化膜2を形成する。次いで、素子領域上にゲート
酸化膜を形成し、ゲート酸化膜上に所定パターン6ゲー
ト電極3を形成する。次いで、ゲート電極3を覆う酸化
膜を素子領域上に形成し、フィールド酸化膜2と一体化
する。ゲート電極3の上方のフィールド酸化膜2は、ゲ
ート電極3の肉厚性□だけ隆起した段差部4を有してい
る。素子領域部分のフィールド酸化膜2の膜厚は、約1
μmである。次C二、フィールド酸化膜20所定領域に
例えばR,1,E(Reactive Ion Etc
hing ) 法によ如約1μm口のコンタクトホー
ル5を開口する。
次いで、例えば減圧0.V、D (ChemicalV
apor Deposition)によ少、多結晶シリ
コンからなる下地膜6をコンタクトホール5内及びフィ
ールド酸化膜2上に形成する(第1図(A)参照)。こ
こで、下地膜6の材質としては、シリコン、アルミニウ
ムと合金化或は固溶するものを用いても良い。下地膜6
を形成する手段は、減圧0.V、D法の他にも微細なコ
ンタクトホール5内や急峻な段差部4に滑らかな下地膜
6を形成できるものであれば如何なるものでも良い。
apor Deposition)によ少、多結晶シリ
コンからなる下地膜6をコンタクトホール5内及びフィ
ールド酸化膜2上に形成する(第1図(A)参照)。こ
こで、下地膜6の材質としては、シリコン、アルミニウ
ムと合金化或は固溶するものを用いても良い。下地膜6
を形成する手段は、減圧0.V、D法の他にも微細なコ
ンタクトホール5内や急峻な段差部4に滑らかな下地膜
6を形成できるものであれば如何なるものでも良い。
また、シリコン等から々る下地膜6中には、後述する電
極形成層7との合金化を容易に行うために、P型の不純
物を導入しておくのが望ましい。更に、下地膜6の表面
に、例えば逆スパツタエツチングを施して活性化処理を
施し、アルミニウム等からなる電極形成層7を確実に固
着させるのが望ましい。
極形成層7との合金化を容易に行うために、P型の不純
物を導入しておくのが望ましい。更に、下地膜6の表面
に、例えば逆スパツタエツチングを施して活性化処理を
施し、アルミニウム等からなる電極形成層7を確実に固
着させるのが望ましい。
次に、下地膜6の表面にプラズマエツチング処理を施し
、コンタクトホール5内及び段差部4の周辺部のみに下
地膜6a、6bを残存させる(同図(B)参照)。
、コンタクトホール5内及び段差部4の周辺部のみに下
地膜6a、6bを残存させる(同図(B)参照)。
次いで、残存した下地膜6m、6b及びフィールド酸化
膜2上(二例えばアルミニウムから外る電極形成層7を
厚さ約1μm形成する(同図+03参照)。この電極形
成層7を形成する際には、加熱処理を全く施さなくても
良い。電極形成層7としては、アルミニウムの他にもア
ルミニウム合金等を使用しても良い。要は次に述べる熱
処理によ2て、下地膜6a、6bと一体に同質化するも
のであれば如何なる材質のものを用いても良い。次いで
、これ−二例えば450 ’C,で30分間熱処理を施
し、残存した下地膜6a。
膜2上(二例えばアルミニウムから外る電極形成層7を
厚さ約1μm形成する(同図+03参照)。この電極形
成層7を形成する際には、加熱処理を全く施さなくても
良い。電極形成層7としては、アルミニウムの他にもア
ルミニウム合金等を使用しても良い。要は次に述べる熱
処理によ2て、下地膜6a、6bと一体に同質化するも
のであれば如何なる材質のものを用いても良い。次いで
、これ−二例えば450 ’C,で30分間熱処理を施
し、残存した下地膜6a。
6bと電極形成層7とを一体化してアルミニウム合金か
らなる電極層8とする(同図(DJ参照)。
らなる電極層8とする(同図(DJ参照)。
然る後、電極層8Cニパターニング処理を施し、所定形
状の取出電極を得る。ここで、下地膜6a、6bと電極
形成層とを一体化するための熱処理は、パターニングに
よシ取出電極を形成した後に行っても良い。
状の取出電極を得る。ここで、下地膜6a、6bと電極
形成層とを一体化するための熱処理は、パターニングに
よシ取出電極を形成した後に行っても良い。
このようにバリーコンタクトの形成方法によれば、予め
コンタクトホール5内及び段差部4に残存した下地膜6
a、6bと一体化した電極層8から取出電極を形成する
ので、電極形成層7の良好なステップカバレイジによシ
、断線等による接触不良を防止した取出電極を、微細な
コンタクトホール5から容易に取出すことができる。こ
のため、信頼性の高い半導体装置を得ることができる。
コンタクトホール5内及び段差部4に残存した下地膜6
a、6bと一体化した電極層8から取出電極を形成する
ので、電極形成層7の良好なステップカバレイジによシ
、断線等による接触不良を防止した取出電極を、微細な
コンタクトホール5から容易に取出すことができる。こ
のため、信頼性の高い半導体装置を得ることができる。
また、電極形成層7の形成に際しては、熱処理を必ずも
必要としないので作業性を向上できると共に、熱処理の
ための装置が不要と々るので、製造コストを安くするこ
とができる。その結果、製造歩留な冒めることができる
。
必要としないので作業性を向上できると共に、熱処理の
ための装置が不要と々るので、製造コストを安くするこ
とができる。その結果、製造歩留な冒めることができる
。
なお、コンタクトホール5円には、第2図に示す如く、
Ti+Ptのクリサイドからなるバリア1i9を形成し
ておき、下地膜68と半導体基板1が反応するのを阻止
するようにしても良い。
Ti+Ptのクリサイドからなるバリア1i9を形成し
ておき、下地膜68と半導体基板1が反応するのを阻止
するようにしても良い。
また、第3図に示す如く、電極形成層7内にチタン等か
らなる合金化促進層10を形成して、下地16aと電極
形成層7間で容易に合金化が起きるようにしても良い。
らなる合金化促進層10を形成して、下地16aと電極
形成層7間で容易に合金化が起きるようにしても良い。
以上暉明した如く、本発明に係るバリーコンタクトの形
成方法によれば、断線等による接触不良を防止して微細
なコンタクトホールから取出電極を確実に取出し、冒い
信頼性を有する半導体装置を高歩留で得ることができる
ものである。
成方法によれば、断線等による接触不良を防止して微細
なコンタクトホールから取出電極を確実に取出し、冒い
信頼性を有する半導体装置を高歩留で得ることができる
ものである。
第1図(N乃至同図−は、本発明に係るバリーコンタク
トの形成方法の実施例を工程順に示す説明図、第2図は
、本発明方法にバリア層の形成工程を併用して得られた
半導体装置の断面図、第3図は、本発明方法にバリア層
及び合金化促進層の形成工程を併用して得られた半導体
装置の断面図である。 1・・・半導体基板、2・・・フィールド酸化膜、3・
・・ゲート電極、4・・・段差部、5・・・コンタクト
ホール、6・・・下地膜、7・・・電極形成層、8・・
・電極層、9・・・バリア層、10・・・合金化促進層
。 出願人代理人 弁理士 鈴 江 武 彦第1図 (A) (B) 第1図 (C) (D) 第2図 第3図 特許庁長官“ 若 杉 和 夫 殿 1、事件の表示 特願昭58−28097号 2、発明の名称 □ 半導体装置の製造方法 3、補正をする者 事件との関係 特許出願人 (307)東京芝浦電気株式会社 4、代□理人 6補正の対象 発明の名称、明細書 正の内容 する。 (2) 明細書全文を別紙の通り訂正する。 明 細 書 1、発明の名称 半導体装置の製造方法 2、特許請求の範囲 (1)第1導電層上に局部的に下地層を形成する工程と
、この下地層上に第2導電層を形成する工程と、前記下
地層を前記第2導電層と同質化するように加熱する工程
とを具備することを特徴とする半導体装置の製造方法。 (2)第I導電層上に局部的に下地層を形成する工程は
、第1導電層上にこの第1導電層を露出する凹部を少く
とも備えた絶縁層を形成し。 前記第1導電層の露出部分を含む前記絶縁層全面に下地
層を形成し、この下地層を表面から所定厚除去して前記
凹部に前記下地層を残存させ、それ以外の前記下地層を
除去する工程であることを特徴とする特許 の半導体装置の製造方法。 (3)第1導電層が半導体基板であることを特徴とする
前記特許請求の範範第1項または第2項記載の半導体装
置の製造方法。 (4)下地層□の材質がシリコン,或いはアルミニウム
と同質化する元素で構成されていることを特徴とする特
許請求の範囲第1項乃至第3項のいずれか記載の半導体
装置の製造方法。 (5)第2導電層の材質が、アルミニウムまたはアルミ
ニウム合金で構成されていることを特徴とする特許請求
の範囲第1項乃至第4項のいずれか記載の半導体装置の
製造方法。 (61凹部内に下地層及び第2導電層との反応を制御す
るバリア層が形成されていることを特徴とする特許請求
の範囲第2項乃至第5項のいずれか記載の半導体装置の
製陶方法。 3、発明の詳細な説明 〔発明の技術分野〕 本発明は、半導体装置の配線層形成:二係り特に埋め込
み電極構造に関するものである。 〔発明の技術的背景とその問題点〕 従来、半導体基板上に設けられたコンタクトホールを介
して取出電極を形成する手段として、半導体基板を加熱
しなから取出電極の形成部材を堆積することが行われて
いる。このよラに半導体基板を加熱するのは、例えばア
ルミニウムのような取出電極の形成部材の表面拡散を促
進して、これをコンタクトホール内に十分に充填させる
ためである。コンタクトホールは、通常R 、 I 、
E (Reactive Ion Etching)
技術にて約3μm口の大きさで急峻な内側面を有するも
のに形成されている。 この加熱処理を併用したものでは、コンタクトホールが
3μm口程度の比較的大きいものである場合には,取出
電極の形成部材をステップ力バレイジ良く堆積すること
ができる。 しかしながら、コンタクトホールの大きさが2μm口以
下になると,その内壁面の部分で堆積層のステップカバ
レイノが悪くなる。特に、コンタクトホールの大きさが
1μm口以下になると、取出電極の形成部材を堆積でき
ない問題があった。 また、配線アルミニウムと基板シリコンが直接接してい
るコンタクト部においてオーミックコンタクトを取るた
めの熱処理の過程でシリコンがアルミニウムの中へ拡散
する現象が起っていた。 そのため、シリコンとアルミニウムの接触面において、
シリコン側にピットができ、その中にアルミニウムが入
りこみ、プレーナー構造でP−N接合が浅い場合にはこ
のピットの深さが接合面にまで達し,その結果P−N接
合の耐圧が劣化したり、逆方向リーク電流が増加する欠
点があった。この欠点を解決するため、コンタクト開花
後全面に多結晶シリコンを被着後アルミニウムを被着し
その後パターニングして配線層を形成する方法が特開昭
51−147981号に開示されている。しかし、この
方法であれば,アルミニウム層の直下の全域に多結晶シ
リコンが存在するためその後の処理によっても多結晶シ
リコン中のシリコンの一部がアルミニウムに融は込むだ
けで多結晶シリコン層とアルミニウム層の接触面の一部
のみが合金化されるものである。基板との接触は残存の
多結晶シリコンによって行なわれるため、接触抵抗を低
くすることができない欠点を有している。また、コンタ
クト孔と拡散層との合わせずれがあっても接続を確実に
するための多結晶シリコンに拡散層と同一導電型の不純
物を導入しているが、この方法であれば特定の不純物を
多結晶シーリコンに導入するため、P−チャネルとN−
チャネルの両タイプのトランジスタを有する相補型電界
効果トランジスタ集積回路には適さないものである。 〔発明の目的〕 本発明は、断線等による接触不良を防止して微細なコン
タクトホールから取出電極を確実に取出し、高い信頼性
を有する半導体装置を高歩留で得ることができる半導体
装置の製造方法を提供することをその目的とするもので
ある。 〔発明の概要〕 本発明は、第1導電層上に局部的に予め下地層を形成し
、この下地層上に第2導電層を積層して両者を一体に同
質化することにより、取出電極となる層を形成し、断線
等による接触不良を防止した取出電極を有する信頼性の
高い半導体装置を高歩留りで得ることができる半導体装
置の製造方法である。 〔発明の実施例〕 以下、本発明の実施例について第1図囚乃至同図0を参
照して説明する。 先ず、半導体基板1の所定領域に素子領域を囲むフィー
ルド酸化膜2を形成する。次いで、素子領域上にff−
)酸化膜を形成し、f−)酸化膜上に所定パターンのダ
ート電極3を形成する。次いで、ダート電極3を覆う酸
化膜を素子領域上に形成し、フィールド酸化膜2と一体
化する。ダート電極3の上方のフィールド酸化膜2は、
?−)電極3の肉厚分だけ隆起した段差部4を有してい
る。素子領域部分のフィールド酸化膜20所定領域に例
えばR、1,E (React ive工on Etc
hIng)法により約1pm口のコンタクトホール5を
開口する。次いで、例えば減圧C、V 、 D (eh
emical Vapor Deposition)に
より、多結晶シリコンからなる下地層6をコンタクトホ
ール5内及びフィールド酸化膜2上に形成する(第1図
囚参照)。ここで、下地層6の材質としては、シリコ/
あるいはアルミニウムと合金(ヒ乃至固溶するものを用
いても良い。 下地層6を形成する手段は、減圧C,V、D法の他にも
微細なコンタクトホール5内や急峻な段差部4に滑らか
な下地層6を形成できるものであれば如何なるものでも
良い。また、シリコン等からなる下地層6中には、後述
する第2導電層7との合金化を容易に行うために1例え
ばP型の不純物を導入しておくのが望ましい。 次に、下地層6の表面にプラズマエツチング処理を施し
、コンタクトホール5内及び段差部4の周辺部のみに下
地層6a、6bを残存させる(同図(B)参照)。 次いで、残存した下地層6a、6b及びフィールド酸化
膜2上に例えばアルミニウムからなる第2導電層7を厚
さ約1μm形成する(同図(C1参照)。この時例えば
逆スI?ツタエツチングを施して活性化処理を施し、ア
ルミニウム等からなる第2導電層7を確実に固着させる
のが望ま辷い。この第2導電層7を形成する際には。 加熱処理を全く施さな゛く゛ても良い。第2導電層7と
しては、アルミニウムの他にもアルミニウム合金等を使
用しても良い。要は次(二述べる熱処理によって、下地
層5a、6bと一体・に同質にするものであれば如何な
る材質のものを用いても良い。次いで、これに例えば4
50℃で30分間熱処理を施し、残存した下地層5a。 6bと第2導電層7とを一体化してアルミニウム合金か
らなる電極層8とする(同図D)参照)。 然る後、電極層8にパターニング処理を施し、所定形状
の取出電極を得る。ここで、下地層5a、6bと第2導
電層とを一体化するための熱処理は、パターニングによ
り取出電極を形成した後に行っても良い。 このような、半導体装置の製造方法によれば、予めコン
タクトホール5内及び段差部4に残存した下地層5m、
5bと一体化した電極層8から取出電極を形成するので
、取出電極の抵抗は従来に比べて大幅減少でき電極形成
層7の良好なステップカパレイジにより、断線等による
接触不良を防止した取出電極を、微細なコンタクトホー
ル5から容易に取出すことができる。また、従来問題と
なっていたアルミニウムの基板への突きぬけも防止でき
る。このため、信頼性の高い半導体装置を得ることがで
きる。更に第2導電層7の形成に際しては、熱処理を必
ずしも必要としないので作業性を向上できると共に、熱
処理のための装置が不要となるので、製造コ□ストを安
くすることができる。その結果、製造歩留を高めること
ができる。 なお、コンタクトホール5内には、第2図に示す如<、
Tiやptめシリサイドからなるバリア層9を形成して
おき、下地層6aと半導体基板1が反応するのを阻止す
るようにしても良い。 また、第3図に示す如く、第2導電層7内にチタン等か
らなる合金化促進層10を形成して、下地層6aと第2
導電層7間で容易に合金化が起きるようにしても良い。 〔発明の効果〕 以上説明したように1本発明の主なる利点は第1導電層
上に下地層すなわち多結晶シリコンを局部的に形成し−
こところにある。即ち、多結晶シリコンを全面(!形成
する従来技術においては、多結晶シリコンがアルミニウ
ムに対し過剰にあるため、多結晶シリコン中のシリコン
がアルミニウムに全て入り込むことはない。このためア
ルミニウム基板に対し、アロイース・ぐイク(つきぬけ
)を形成しない長所を有している反面、この多結晶シリ
コンとアルミニウムよりなる配線層が半導体基板と接触
する部分は多結晶シリコンのみであるため良好な電気的
接触を得ることが難かしいものである。本発明に上れば
下地層例えば多結晶シリコンが局所的に形成されている
。このため、多結晶シリコン中のシリコンが全てその後
形成される第2導電層例えばアルミニウムに入り込み、
多結晶シリコンとアルミニウムが一体に同質化する。従
って、従来問題となっていたアロイ−スパイクも発生せ
ず、また、一体同質化するため半導体基板との接触も良
好となる。また、下地層が局所的に埋め込まれるため、
より微細なコンタクトボールでさえも埋め込むことがで
きる。更に、その後一体に同質化するため断線等による
接触不良を防止して微細なコンタクトホールから取出電
極を確実に形成できる。その結果、高い信頼性と高歩留
を有する半導体装置を提供できるものである。 4、図面の簡単な説明 第1図囚乃至同図IDIは1本発明に係る半導体装置の
製造方法の実施例を工程順に示す説明図、第2図は、本
発明方法にバリア層の形成工程を併用して得られた半導
体装置の断面図、第3図は、本発明方法11297層及
び合金化促進層の形成工程を併用して得られた半導体装
置の断面図である。 1・・・半導体基板、2・・・フィールド酸化膜、3・
・・ダート電極、4・・・段差部、5・・・コンタクト
ホール、6・・・下地層、7・・・第2導電層、8・・
・電極層%9・・りぐリア層、1o・・・合金化促進層
。
トの形成方法の実施例を工程順に示す説明図、第2図は
、本発明方法にバリア層の形成工程を併用して得られた
半導体装置の断面図、第3図は、本発明方法にバリア層
及び合金化促進層の形成工程を併用して得られた半導体
装置の断面図である。 1・・・半導体基板、2・・・フィールド酸化膜、3・
・・ゲート電極、4・・・段差部、5・・・コンタクト
ホール、6・・・下地膜、7・・・電極形成層、8・・
・電極層、9・・・バリア層、10・・・合金化促進層
。 出願人代理人 弁理士 鈴 江 武 彦第1図 (A) (B) 第1図 (C) (D) 第2図 第3図 特許庁長官“ 若 杉 和 夫 殿 1、事件の表示 特願昭58−28097号 2、発明の名称 □ 半導体装置の製造方法 3、補正をする者 事件との関係 特許出願人 (307)東京芝浦電気株式会社 4、代□理人 6補正の対象 発明の名称、明細書 正の内容 する。 (2) 明細書全文を別紙の通り訂正する。 明 細 書 1、発明の名称 半導体装置の製造方法 2、特許請求の範囲 (1)第1導電層上に局部的に下地層を形成する工程と
、この下地層上に第2導電層を形成する工程と、前記下
地層を前記第2導電層と同質化するように加熱する工程
とを具備することを特徴とする半導体装置の製造方法。 (2)第I導電層上に局部的に下地層を形成する工程は
、第1導電層上にこの第1導電層を露出する凹部を少く
とも備えた絶縁層を形成し。 前記第1導電層の露出部分を含む前記絶縁層全面に下地
層を形成し、この下地層を表面から所定厚除去して前記
凹部に前記下地層を残存させ、それ以外の前記下地層を
除去する工程であることを特徴とする特許 の半導体装置の製造方法。 (3)第1導電層が半導体基板であることを特徴とする
前記特許請求の範範第1項または第2項記載の半導体装
置の製造方法。 (4)下地層□の材質がシリコン,或いはアルミニウム
と同質化する元素で構成されていることを特徴とする特
許請求の範囲第1項乃至第3項のいずれか記載の半導体
装置の製造方法。 (5)第2導電層の材質が、アルミニウムまたはアルミ
ニウム合金で構成されていることを特徴とする特許請求
の範囲第1項乃至第4項のいずれか記載の半導体装置の
製造方法。 (61凹部内に下地層及び第2導電層との反応を制御す
るバリア層が形成されていることを特徴とする特許請求
の範囲第2項乃至第5項のいずれか記載の半導体装置の
製陶方法。 3、発明の詳細な説明 〔発明の技術分野〕 本発明は、半導体装置の配線層形成:二係り特に埋め込
み電極構造に関するものである。 〔発明の技術的背景とその問題点〕 従来、半導体基板上に設けられたコンタクトホールを介
して取出電極を形成する手段として、半導体基板を加熱
しなから取出電極の形成部材を堆積することが行われて
いる。このよラに半導体基板を加熱するのは、例えばア
ルミニウムのような取出電極の形成部材の表面拡散を促
進して、これをコンタクトホール内に十分に充填させる
ためである。コンタクトホールは、通常R 、 I 、
E (Reactive Ion Etching)
技術にて約3μm口の大きさで急峻な内側面を有するも
のに形成されている。 この加熱処理を併用したものでは、コンタクトホールが
3μm口程度の比較的大きいものである場合には,取出
電極の形成部材をステップ力バレイジ良く堆積すること
ができる。 しかしながら、コンタクトホールの大きさが2μm口以
下になると,その内壁面の部分で堆積層のステップカバ
レイノが悪くなる。特に、コンタクトホールの大きさが
1μm口以下になると、取出電極の形成部材を堆積でき
ない問題があった。 また、配線アルミニウムと基板シリコンが直接接してい
るコンタクト部においてオーミックコンタクトを取るた
めの熱処理の過程でシリコンがアルミニウムの中へ拡散
する現象が起っていた。 そのため、シリコンとアルミニウムの接触面において、
シリコン側にピットができ、その中にアルミニウムが入
りこみ、プレーナー構造でP−N接合が浅い場合にはこ
のピットの深さが接合面にまで達し,その結果P−N接
合の耐圧が劣化したり、逆方向リーク電流が増加する欠
点があった。この欠点を解決するため、コンタクト開花
後全面に多結晶シリコンを被着後アルミニウムを被着し
その後パターニングして配線層を形成する方法が特開昭
51−147981号に開示されている。しかし、この
方法であれば,アルミニウム層の直下の全域に多結晶シ
リコンが存在するためその後の処理によっても多結晶シ
リコン中のシリコンの一部がアルミニウムに融は込むだ
けで多結晶シリコン層とアルミニウム層の接触面の一部
のみが合金化されるものである。基板との接触は残存の
多結晶シリコンによって行なわれるため、接触抵抗を低
くすることができない欠点を有している。また、コンタ
クト孔と拡散層との合わせずれがあっても接続を確実に
するための多結晶シリコンに拡散層と同一導電型の不純
物を導入しているが、この方法であれば特定の不純物を
多結晶シーリコンに導入するため、P−チャネルとN−
チャネルの両タイプのトランジスタを有する相補型電界
効果トランジスタ集積回路には適さないものである。 〔発明の目的〕 本発明は、断線等による接触不良を防止して微細なコン
タクトホールから取出電極を確実に取出し、高い信頼性
を有する半導体装置を高歩留で得ることができる半導体
装置の製造方法を提供することをその目的とするもので
ある。 〔発明の概要〕 本発明は、第1導電層上に局部的に予め下地層を形成し
、この下地層上に第2導電層を積層して両者を一体に同
質化することにより、取出電極となる層を形成し、断線
等による接触不良を防止した取出電極を有する信頼性の
高い半導体装置を高歩留りで得ることができる半導体装
置の製造方法である。 〔発明の実施例〕 以下、本発明の実施例について第1図囚乃至同図0を参
照して説明する。 先ず、半導体基板1の所定領域に素子領域を囲むフィー
ルド酸化膜2を形成する。次いで、素子領域上にff−
)酸化膜を形成し、f−)酸化膜上に所定パターンのダ
ート電極3を形成する。次いで、ダート電極3を覆う酸
化膜を素子領域上に形成し、フィールド酸化膜2と一体
化する。ダート電極3の上方のフィールド酸化膜2は、
?−)電極3の肉厚分だけ隆起した段差部4を有してい
る。素子領域部分のフィールド酸化膜20所定領域に例
えばR、1,E (React ive工on Etc
hIng)法により約1pm口のコンタクトホール5を
開口する。次いで、例えば減圧C、V 、 D (eh
emical Vapor Deposition)に
より、多結晶シリコンからなる下地層6をコンタクトホ
ール5内及びフィールド酸化膜2上に形成する(第1図
囚参照)。ここで、下地層6の材質としては、シリコ/
あるいはアルミニウムと合金(ヒ乃至固溶するものを用
いても良い。 下地層6を形成する手段は、減圧C,V、D法の他にも
微細なコンタクトホール5内や急峻な段差部4に滑らか
な下地層6を形成できるものであれば如何なるものでも
良い。また、シリコン等からなる下地層6中には、後述
する第2導電層7との合金化を容易に行うために1例え
ばP型の不純物を導入しておくのが望ましい。 次に、下地層6の表面にプラズマエツチング処理を施し
、コンタクトホール5内及び段差部4の周辺部のみに下
地層6a、6bを残存させる(同図(B)参照)。 次いで、残存した下地層6a、6b及びフィールド酸化
膜2上に例えばアルミニウムからなる第2導電層7を厚
さ約1μm形成する(同図(C1参照)。この時例えば
逆スI?ツタエツチングを施して活性化処理を施し、ア
ルミニウム等からなる第2導電層7を確実に固着させる
のが望ま辷い。この第2導電層7を形成する際には。 加熱処理を全く施さな゛く゛ても良い。第2導電層7と
しては、アルミニウムの他にもアルミニウム合金等を使
用しても良い。要は次(二述べる熱処理によって、下地
層5a、6bと一体・に同質にするものであれば如何な
る材質のものを用いても良い。次いで、これに例えば4
50℃で30分間熱処理を施し、残存した下地層5a。 6bと第2導電層7とを一体化してアルミニウム合金か
らなる電極層8とする(同図D)参照)。 然る後、電極層8にパターニング処理を施し、所定形状
の取出電極を得る。ここで、下地層5a、6bと第2導
電層とを一体化するための熱処理は、パターニングによ
り取出電極を形成した後に行っても良い。 このような、半導体装置の製造方法によれば、予めコン
タクトホール5内及び段差部4に残存した下地層5m、
5bと一体化した電極層8から取出電極を形成するので
、取出電極の抵抗は従来に比べて大幅減少でき電極形成
層7の良好なステップカパレイジにより、断線等による
接触不良を防止した取出電極を、微細なコンタクトホー
ル5から容易に取出すことができる。また、従来問題と
なっていたアルミニウムの基板への突きぬけも防止でき
る。このため、信頼性の高い半導体装置を得ることがで
きる。更に第2導電層7の形成に際しては、熱処理を必
ずしも必要としないので作業性を向上できると共に、熱
処理のための装置が不要となるので、製造コ□ストを安
くすることができる。その結果、製造歩留を高めること
ができる。 なお、コンタクトホール5内には、第2図に示す如<、
Tiやptめシリサイドからなるバリア層9を形成して
おき、下地層6aと半導体基板1が反応するのを阻止す
るようにしても良い。 また、第3図に示す如く、第2導電層7内にチタン等か
らなる合金化促進層10を形成して、下地層6aと第2
導電層7間で容易に合金化が起きるようにしても良い。 〔発明の効果〕 以上説明したように1本発明の主なる利点は第1導電層
上に下地層すなわち多結晶シリコンを局部的に形成し−
こところにある。即ち、多結晶シリコンを全面(!形成
する従来技術においては、多結晶シリコンがアルミニウ
ムに対し過剰にあるため、多結晶シリコン中のシリコン
がアルミニウムに全て入り込むことはない。このためア
ルミニウム基板に対し、アロイース・ぐイク(つきぬけ
)を形成しない長所を有している反面、この多結晶シリ
コンとアルミニウムよりなる配線層が半導体基板と接触
する部分は多結晶シリコンのみであるため良好な電気的
接触を得ることが難かしいものである。本発明に上れば
下地層例えば多結晶シリコンが局所的に形成されている
。このため、多結晶シリコン中のシリコンが全てその後
形成される第2導電層例えばアルミニウムに入り込み、
多結晶シリコンとアルミニウムが一体に同質化する。従
って、従来問題となっていたアロイ−スパイクも発生せ
ず、また、一体同質化するため半導体基板との接触も良
好となる。また、下地層が局所的に埋め込まれるため、
より微細なコンタクトボールでさえも埋め込むことがで
きる。更に、その後一体に同質化するため断線等による
接触不良を防止して微細なコンタクトホールから取出電
極を確実に形成できる。その結果、高い信頼性と高歩留
を有する半導体装置を提供できるものである。 4、図面の簡単な説明 第1図囚乃至同図IDIは1本発明に係る半導体装置の
製造方法の実施例を工程順に示す説明図、第2図は、本
発明方法にバリア層の形成工程を併用して得られた半導
体装置の断面図、第3図は、本発明方法11297層及
び合金化促進層の形成工程を併用して得られた半導体装
置の断面図である。 1・・・半導体基板、2・・・フィールド酸化膜、3・
・・ダート電極、4・・・段差部、5・・・コンタクト
ホール、6・・・下地層、7・・・第2導電層、8・・
・電極層%9・・りぐリア層、1o・・・合金化促進層
。
Claims (4)
- (1) コンタクトホールな有する半導体基板の該コ
イタクトホール内に下地膜を埋込む工程と。 前記半導体基板の表面上及び埋込まれた該下地膜上に電
極形成層を積層する工程と、熱処理(−よシ該電極形成
層と前配下地膜とを一体に同質化して電極層を形成する
工程とを具備することを特徴とするバリーコンタクトの
形成方法。 - (2) 下地膜の材質がシリコン、或はアルミニウム
と合金化若しくは固溶する元素で構成されている特許請
求の範囲第1項記載のバリーコンタクトの形成方法。 - (3)!極形成層の材質が、アルミニウムまだはアルミ
ニウム合金で構成されている特許請求の範囲第1項また
は第2項記載のバリーコンタクトの形成方法。 - (4) コンタクトホール内に下地膜及び電極形成層
と基板との反応を抑制する/< リア層が形成されてい
る特許請求の範囲第1項または第3項記載ノバリーコン
タクトの形成方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58028097A JPS59154040A (ja) | 1983-02-22 | 1983-02-22 | 半導体装置の製造方法 |
EP84101759A EP0119497B1 (en) | 1983-02-22 | 1984-02-20 | Method of forming electrode/wiring layer |
DE8484101759T DE3463589D1 (en) | 1983-02-22 | 1984-02-20 | Method of forming electrode/wiring layer |
US06/582,223 US4538344A (en) | 1983-02-22 | 1984-02-21 | Method of forming electrode/wiring layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58028097A JPS59154040A (ja) | 1983-02-22 | 1983-02-22 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59154040A true JPS59154040A (ja) | 1984-09-03 |
JPH0220140B2 JPH0220140B2 (ja) | 1990-05-08 |
Family
ID=12239283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58028097A Granted JPS59154040A (ja) | 1983-02-22 | 1983-02-22 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4538344A (ja) |
EP (1) | EP0119497B1 (ja) |
JP (1) | JPS59154040A (ja) |
DE (1) | DE3463589D1 (ja) |
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FR2563048B1 (fr) * | 1984-04-13 | 1986-05-30 | Efcis | Procede de realisation de contacts d'aluminium a travers une couche isolante epaisse dans un circuit integre |
FR2566181B1 (fr) * | 1984-06-14 | 1986-08-22 | Commissariat Energie Atomique | Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
EP0199030A3 (de) * | 1985-04-11 | 1987-08-26 | Siemens Aktiengesellschaft | Verfahren zum Herstellen einer Mehrlagenverdrahtung von integrierten Halbleiterschaltungen mit mindestens einer aus einer Aluminiumlegierung bestehenden Leitbahnebene mit Kontaktlochauffüllung |
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