JPS6242433A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6242433A JPS6242433A JP18138685A JP18138685A JPS6242433A JP S6242433 A JPS6242433 A JP S6242433A JP 18138685 A JP18138685 A JP 18138685A JP 18138685 A JP18138685 A JP 18138685A JP S6242433 A JPS6242433 A JP S6242433A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関し、特にアルミニ
ウム機又はアルミニウム合金からなる電極配線を備えた
半導体装置の製造方法に係わる。
ウム機又はアルミニウム合金からなる電極配線を備えた
半導体装置の製造方法に係わる。
半導体装置は、通常シリコン等からなる半導体基板に対
して各種の不純物拡散工程及び薄膜形成工程等を経て製
造される。かかる半導体装置の電極配線としては、一般
に抵抗の低いアルミニウム（Ａｔ）やアルミニウム合金
（Ａｔ合金）が使用されている。
して各種の不純物拡散工程及び薄膜形成工程等を経て製
造される。かかる半導体装置の電極配線としては、一般
に抵抗の低いアルミニウム（Ａｔ）やアルミニウム合金
（Ａｔ合金）が使用されている。
ところで、上述したＡｔ又はＡｔ合金の電極配線を有す
る半導体装置、例えば、Ａｔケ°−トＭＯ８半導体装置
は、従来、次の様な方法により製造されている。
る半導体装置、例えば、Ａｔケ°−トＭＯ８半導体装置
は、従来、次の様な方法により製造されている。
まず、例えばｐ型シリコン基板の表面にｎ型不純物を選
択的にドーピングしてｎ型のソース１ドレイン領域を形
成する。つづいて、前記基板を熱酸化して厚い酸化ＦＡ
を形成した後、この酸化膜の前記ソース、ドレイン領域
に対応する箇所及びｅ−）電極予定部を選択的にエツチ
ングして開孔部を形成する。ひき続き、熱酸化処理を施
して前記開孔部から露出する基板表面に薄い酸化膜を形
成した後、ケ゛−ト電極予定部の薄い酸化膜（デート酸
化膜）を除く開孔部の薄い酸化膜を除去してソース、ド
レイン領域のコンタクトホールを形成する。次いで、コ
ンタクトホールを含む厚い酸化膜上に所定厚さのＡｔ膜
を蒸着した後、Ａｔ膜を・母ターニングして基板のダー
ト岐化膜上にＡｔｒ−）電極、コンタクトホール全通し
て前記ソース、ドレイン領域と接続（〜たソース、ドレ
インのＡｔ配線を夫々形成してＭＯ８半導体装置を製造
する。
択的にドーピングしてｎ型のソース１ドレイン領域を形
成する。つづいて、前記基板を熱酸化して厚い酸化ＦＡ
を形成した後、この酸化膜の前記ソース、ドレイン領域
に対応する箇所及びｅ−）電極予定部を選択的にエツチ
ングして開孔部を形成する。ひき続き、熱酸化処理を施
して前記開孔部から露出する基板表面に薄い酸化膜を形
成した後、ケ゛−ト電極予定部の薄い酸化膜（デート酸
化膜）を除く開孔部の薄い酸化膜を除去してソース、ド
レイン領域のコンタクトホールを形成する。次いで、コ
ンタクトホールを含む厚い酸化膜上に所定厚さのＡｔ膜
を蒸着した後、Ａｔ膜を・母ターニングして基板のダー
ト岐化膜上にＡｔｒ−）電極、コンタクトホール全通し
て前記ソース、ドレイン領域と接続（〜たソース、ドレ
インのＡｔ配線を夫々形成してＭＯ８半導体装置を製造
する。
しかしながら、上述した方法にあっては、Ａｔ膜の蒸着
時の温度と、Ａｔ配線等の形成後の熱処ＦｌＩ（シンタ
一温度）等の温度との差による熱応力によって、Ａｔ配
線等の表面に間部分な突起（ヒロック）が発生する。こ
うしたヒロックが配線表面に発生すると、該配線上に形
成された・ぞッシベーション膜の局部的な欠陥の原因と
なり、多層配線構造での層間の電気的絶縁不良や、Ａｔ
配線の腐蝕（コローノヨン）などの信頼性の低下を引き
起こす原因となる。
時の温度と、Ａｔ配線等の形成後の熱処ＦｌＩ（シンタ
一温度）等の温度との差による熱応力によって、Ａｔ配
線等の表面に間部分な突起（ヒロック）が発生する。こ
うしたヒロックが配線表面に発生すると、該配線上に形
成された・ぞッシベーション膜の局部的な欠陥の原因と
なり、多層配線構造での層間の電気的絶縁不良や、Ａｔ
配線の腐蝕（コローノヨン）などの信頼性の低下を引き
起こす原因となる。
なお、前記のヒロック発生を抑制するために、Ａｔ蒸着
時の温度全ノンター処理に近い温度まで上げることが考
えられるが、Ａｔ蒸着時の温度を必要以上に上げると、
ソース、ドレイン等の拡散領域とのコンタクト抵抗の増
大等回路特性に悪影響を及ぼし、その蒸着温度の上限は
、自ずと制限される。
時の温度全ノンター処理に近い温度まで上げることが考
えられるが、Ａｔ蒸着時の温度を必要以上に上げると、
ソース、ドレイン等の拡散領域とのコンタクト抵抗の増
大等回路特性に悪影響を及ぼし、その蒸着温度の上限は
、自ずと制限される。
本発明は、ＡｔもしくはＡｔ合金の電極配線と基板表面
との拡散領域とのコンタクト抵抗を阻′害することなく
、該電極配線表面へのヒロック発生を抑制した半導体装
置の製造方法を提供しようとするものである。
との拡散領域とのコンタクト抵抗を阻′害することなく
、該電極配線表面へのヒロック発生を抑制した半導体装
置の製造方法を提供しようとするものである。
本発明は、半導体基板上に層間絶縁膜を形成した後、該
基板表面の拡散領域に対応する絶縁部分にコンタクトホ
ール全開孔する工程と、前記コンタクトホールを含む前
記絶縁膜上に第一のＡｔ膜又はＡｔ合金膜を前記拡散領
域とのコンタクト抵抗を阻害しない湯度条件で堆積する
工程と、このＡｔ膜又はＡｔ合金膜の上に、その堆積温
度より高い温度条件で第２のＡｔ膜又はＡｔ合金膜全堆
積する工程とを具備したこと′ｉｔ特徴とするものであ
る。かかる本発明によれば、ＡｔもしくはＡｔ合金の電
極配線と拡散領域とのコンタクト抵抗を阻害することな
く該電極配線表層へることができる。
基板表面の拡散領域に対応する絶縁部分にコンタクトホ
ール全開孔する工程と、前記コンタクトホールを含む前
記絶縁膜上に第一のＡｔ膜又はＡｔ合金膜を前記拡散領
域とのコンタクト抵抗を阻害しない湯度条件で堆積する
工程と、このＡｔ膜又はＡｔ合金膜の上に、その堆積温
度より高い温度条件で第２のＡｔ膜又はＡｔ合金膜全堆
積する工程とを具備したこと′ｉｔ特徴とするものであ
る。かかる本発明によれば、ＡｔもしくはＡｔ合金の電
極配線と拡散領域とのコンタクト抵抗を阻害することな
く該電極配線表層へることができる。
上記第１のｋＡもしくはＡｔ合金の蒸着温度は２００〜
２５０℃の範囲とすることが望ましい。
２５０℃の範囲とすることが望ましい。
上記第２のｋｔもしくはＡｔ合金膜の蒸着温度は４００
℃からシンタ一温度の範囲にすることが望ましい。
℃からシンタ一温度の範囲にすることが望ましい。
次に、本発明金相補形ＭＯ８集積回路（ＣＭＯ８集積回
路）の製造に適用した例について第１図〜第６図を参照
して説明する。
路）の製造に適用した例について第１図〜第６図を参照
して説明する。
まず、ｎ型シリコン基板１１の表面にｐ型不純物を選択
的にイオン注入し、活性化してｐ′つ？５°・ エル領域１２を形成した。続いて、このｐウェゝル領域
１２の隣接する基板！１の表面にｐ型不純物を選択的に
イオン注入し、活性化して互いに電気的に分離され７ｔ
ｐ 型のソース、ドレイン領域１３ ａ ＊ Ｉ ３
ｂを形成した。ひき続き、前記ｐ”ウェル領域Ｉ２にｎ
型不純物全選択的にイオン注入し、活性化してｎ型のソ
ース、ドレイン領域１４ｍ、１４ｂｆ形成した（第１図
図示）。
的にイオン注入し、活性化してｐ′つ？５°・ エル領域１２を形成した。続いて、このｐウェゝル領域
１２の隣接する基板！１の表面にｐ型不純物を選択的に
イオン注入し、活性化して互いに電気的に分離され７ｔ
ｐ 型のソース、ドレイン領域１３ ａ ＊ Ｉ ３
ｂを形成した。ひき続き、前記ｐ”ウェル領域Ｉ２にｎ
型不純物全選択的にイオン注入し、活性化してｎ型のソ
ース、ドレイン領域１４ｍ、１４ｂｆ形成した（第１図
図示）。
次いで、熱酸化処理を施してウェル領域１２を含む基板
１１表面に厚いシリコン酸化膜１５と形成した後、前記
ｐ型のソース、ドレイン領域１３＆＋１３ｂｓｎ 型の
ソース、ドレイン領域１４ａ、１４ｂの一部に対応する
前記シリコン酸化膜１５部分、及び前記ｐ型のソース、
ドレイン領域１３ｇ、１３ｂ間（チャンネル領域）、ｎ
＋型のソース、ドレイン領域１４ａ、１４ｂ間（チャン
ネル領域）に位置するシリコン酸化膜１５部分を夫々選
択的にエツチング除去して開孔部１６を形成した。（第
２図図示） 次いで、再度、熱酸化処理を施して開孔部１６から露出
する基板１１表面に薄いシリコン酸化膜を形成し、各チ
ャンネル領域上の薄い酸化膜（ｒ−ト酸化膜）１７．１
８を図示しないレジストノ９ターンで覆った後、前記ソ
ース、ドレイン領域１３ｍ、１３ｂ、１４ｇ、１４ｂ上
の薄い酸化膜をエツチング除去してコンタクトホール１
９を形成した（第３図図示）。
１１表面に厚いシリコン酸化膜１５と形成した後、前記
ｐ型のソース、ドレイン領域１３＆＋１３ｂｓｎ 型の
ソース、ドレイン領域１４ａ、１４ｂの一部に対応する
前記シリコン酸化膜１５部分、及び前記ｐ型のソース、
ドレイン領域１３ｇ、１３ｂ間（チャンネル領域）、ｎ
＋型のソース、ドレイン領域１４ａ、１４ｂ間（チャン
ネル領域）に位置するシリコン酸化膜１５部分を夫々選
択的にエツチング除去して開孔部１６を形成した。（第
２図図示） 次いで、再度、熱酸化処理を施して開孔部１６から露出
する基板１１表面に薄いシリコン酸化膜を形成し、各チ
ャンネル領域上の薄い酸化膜（ｒ−ト酸化膜）１７．１
８を図示しないレジストノ９ターンで覆った後、前記ソ
ース、ドレイン領域１３ｍ、１３ｂ、１４ｇ、１４ｂ上
の薄い酸化膜をエツチング除去してコンタクトホール１
９を形成した（第３図図示）。
次いで、温度２５０℃の条件下でＡｔ−１，２％Ｓｔ合
金を、コンタクトホール１９を含む厚いシリコン酸化膜
１５上に蒸着し、厚さ０．５μｍの第１０Ａｔ−８ｉ合
金膜を形成１−た。続いて、温度４００℃の条件下でＡ
ｔ−１，２チＳ１合金を第一のＡｔ−８１合金上に蒸着
し、厚さ０．５μｍの第２のＡｔ−８１合金膜を形成し
て厚さ１μｍのＡｔ−８ｉ合金膜２０を形成した（第４
図図示）。
金を、コンタクトホール１９を含む厚いシリコン酸化膜
１５上に蒸着し、厚さ０．５μｍの第１０Ａｔ−８ｉ合
金膜を形成１−た。続いて、温度４００℃の条件下でＡ
ｔ−１，２チＳ１合金を第一のＡｔ−８１合金上に蒸着
し、厚さ０．５μｍの第２のＡｔ−８１合金膜を形成し
て厚さ１μｍのＡｔ−８ｉ合金膜２０を形成した（第４
図図示）。
次いで、Ａｔ−８ｔ合金膜２０をパターニングしてｐ＋
型のソース、ドレイン領域１３ｈ、１３ｂとコンタクト
ホール１９を通して接続するソース、ドレイン配線２１
．２２、ｎ＋型のソース、ドレイン領域１４＊、ノ４ｂ
とコンタクトホール１９全通して接続するソース、ドレ
イン配線２３．２４及びｐチャンネル、ｎチャンネルの
ｒ−）電極２５．２６ｆ夫々形成した（第５図図示）。
型のソース、ドレイン領域１３ｈ、１３ｂとコンタクト
ホール１９を通して接続するソース、ドレイン配線２１
．２２、ｎ＋型のソース、ドレイン領域１４＊、ノ４ｂ
とコンタクトホール１９全通して接続するソース、ドレ
イン配線２３．２４及びｐチャンネル、ｎチャンネルの
ｒ−）電極２５．２６ｆ夫々形成した（第５図図示）。
その後、ＣＶ′Ｄ法により・母ッシベーシ。
ン膜としてのシリコン窒化膜２７を堆積してＣＭＯ８集
積回路を製造した（第６図図示）。
積回路を製造した（第６図図示）。
しかして、本発明によれば、ケ°−ト電極材料、配線材
料となるＡＡ−８１合金膜を２回に分けて蒸着し、１回
目のＡｔ−Ｓ ｉ合金層の蒸着温度を２５０℃に設定す
ることによって、拡散領域としてのソース、ドレイン領
域１３ｓｒ１．１ｂｐノ４１Ｌ、１４ｂとＡｔ−８ｉ合
金配線２１〜２４とのコンタクト低抗牟噴項を低く抑え
ることができる。また、２回目のＡｔ−８ｔ合金換の蒸
着温度を４００℃に設定することによって、配線２１〜
２４及びデート電極２５．２６の形成後の熱処理（シン
ター処理）等との温度差を小さくできるため、熱応力が
少なく、配線２１〜２４及びｒ−）電極２５．２６等の
表面へのヒロックを抑制することができる。その結果、
Ａｔ配線２１〜２４及びｙ−ト電極２５．２６形成後に
シリコン窒化膜２７を堆積した際の局部的な欠陥発生や
コローノヨンを抑制でき、多層配線構造での層間の電気
的絶縁不良による信頼性の低下を防止できる。
料となるＡＡ−８１合金膜を２回に分けて蒸着し、１回
目のＡｔ−Ｓ ｉ合金層の蒸着温度を２５０℃に設定す
ることによって、拡散領域としてのソース、ドレイン領
域１３ｓｒ１．１ｂｐノ４１Ｌ、１４ｂとＡｔ−８ｉ合
金配線２１〜２４とのコンタクト低抗牟噴項を低く抑え
ることができる。また、２回目のＡｔ−８ｔ合金換の蒸
着温度を４００℃に設定することによって、配線２１〜
２４及びデート電極２５．２６の形成後の熱処理（シン
ター処理）等との温度差を小さくできるため、熱応力が
少なく、配線２１〜２４及びｒ−）電極２５．２６等の
表面へのヒロックを抑制することができる。その結果、
Ａｔ配線２１〜２４及びｙ−ト電極２５．２６形成後に
シリコン窒化膜２７を堆積した際の局部的な欠陥発生や
コローノヨンを抑制でき、多層配線構造での層間の電気
的絶縁不良による信頼性の低下を防止できる。
事実、本実施例のＣＭＯ８集積回路と、Ａｔ−１，２％
Ｓ１合金の蒸着を２５０’Ｃで１回のみ行なって、・母
ターニングした以外実施例と同様な方法により製造され
たＣＭＯ８集積回路（比較例）について、Ａｔ−８ｔ合
金膜の堆積時のストレス及び４７０℃でのシンター処理
の配線表面のヒロック密度を調べたところ、下記表に示
す結果を得た。
Ｓ１合金の蒸着を２５０’Ｃで１回のみ行なって、・母
ターニングした以外実施例と同様な方法により製造され
たＣＭＯ８集積回路（比較例）について、Ａｔ−８ｔ合
金膜の堆積時のストレス及び４７０℃でのシンター処理
の配線表面のヒロック密度を調べたところ、下記表に示
す結果を得た。
上表により明らかな様に、本発明（実施例）は、従来法
に比べてＡｔ−８ｉの配線表面へのヒロック発生を著し
く抑制できたことがわかる。
に比べてＡｔ−８ｉの配線表面へのヒロック発生を著し
く抑制できたことがわかる。
なお、上記実施例ではＡｔ−Ｓ ｉ合金を用いた方法に
ついて説明したが、これに限定されずＡｔ−Ｃｕ合金、
Ａｔ−Ｃｕ−８１合金を用いても同様な結果が得られる
。
ついて説明したが、これに限定されずＡｔ−Ｃｕ合金、
Ａｔ−Ｃｕ−８１合金を用いても同様な結果が得られる
。
さらに、°上記実施例ではＣＭＯ８の製造方法について
説明したが、これに限定されず、例えば、ｎチャンネル
、ｐチャンネルのＭＯ８半導体装置やバイポーラ型半導
体装置の製造にも同様に適用できる。
説明したが、これに限定されず、例えば、ｎチャンネル
、ｐチャンネルのＭＯ８半導体装置やバイポーラ型半導
体装置の製造にも同様に適用できる。
以上詳述した如く、本発明によれば、ＡｔもしくはＡｔ
合金の電極配線と拡散領域とのコンタクト抵抗を阻害す
ることなく、該電極配線表層のヒロックを抑制して、多
層配線構造での層間電気絶縁不良を防止した高信頼性の
半導体装置を製造し得る方法を提供できる。
合金の電極配線と拡散領域とのコンタクト抵抗を阻害す
ることなく、該電極配線表層のヒロックを抑制して、多
層配線構造での層間電気絶縁不良を防止した高信頼性の
半導体装置を製造し得る方法を提供できる。
第１図〜第６図は本発明の実施例におけるＣＭＯ８集積
回路の製造工程を示す断面図である。 １１・・・ｎ型半導体基板、１２・・・ｐ ワエル領域
、１３ｍ・・・餉型ソース領域、１３ｂ・・・ｐ 型ド
レイン領域、１４＆・・・ｎ型ソース領域、１４ｂ・・
・層型ドレイン領域、１５・・・シリコン酸化膜、１６
・・・開孔部、１７．１８・・・ダート酸化膜、１９・
・・コンタクトホール、２０・・・Ａｔ−８１合金＃２
１〜２４・・・Ａｔ−８［配線、２５．２６・・・Ａｔ
−８ｉゲート電極、２７・・・シリコン窒化膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図 第６図
回路の製造工程を示す断面図である。 １１・・・ｎ型半導体基板、１２・・・ｐ ワエル領域
、１３ｍ・・・餉型ソース領域、１３ｂ・・・ｐ 型ド
レイン領域、１４＆・・・ｎ型ソース領域、１４ｂ・・
・層型ドレイン領域、１５・・・シリコン酸化膜、１６
・・・開孔部、１７．１８・・・ダート酸化膜、１９・
・・コンタクトホール、２０・・・Ａｔ−８１合金＃２
１〜２４・・・Ａｔ−８［配線、２５．２６・・・Ａｔ
−８ｉゲート電極、２７・・・シリコン窒化膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- 半導体基板上に層間絶縁膜を形成した後、該基板表面の
拡散領域に対応する絶縁部分にコンタクトホールを開孔
する工程と、前記コンタクトホールを含む前記絶縁膜上
に第一のアルミニウム膜又はアルミニウム合金膜を前記
拡散領域とのコンタクト抵抗を阻害しない温度条件で堆
積する工程と、このアルミニウム膜又はアルミニウム合
金膜の上に、その堆積温度より高い温度条件で、第二の
アルミニウム膜又はアルミニウム合金膜を堆積する工程
とを具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18138685A JPS6242433A (ja) | 1985-08-19 | 1985-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18138685A JPS6242433A (ja) | 1985-08-19 | 1985-08-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242433A true JPS6242433A (ja) | 1987-02-24 |
Family
ID=16099825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18138685A Pending JPS6242433A (ja) | 1985-08-19 | 1985-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242433A (ja) |
-
1985
- 1985-08-19 JP JP18138685A patent/JPS6242433A/ja active Pending
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