JPH0220140B2 - - Google Patents

Info

Publication number
JPH0220140B2
JPH0220140B2 JP58028097A JP2809783A JPH0220140B2 JP H0220140 B2 JPH0220140 B2 JP H0220140B2 JP 58028097 A JP58028097 A JP 58028097A JP 2809783 A JP2809783 A JP 2809783A JP H0220140 B2 JPH0220140 B2 JP H0220140B2
Authority
JP
Japan
Prior art keywords
layer
conductive layer
aluminum
base layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58028097A
Other languages
English (en)
Other versions
JPS59154040A (ja
Inventor
Katsuya Okumura
Masaaki Ueda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP58028097A priority Critical patent/JPS59154040A/ja
Priority to DE8484101759T priority patent/DE3463589D1/de
Priority to EP84101759A priority patent/EP0119497B1/en
Priority to US06/582,223 priority patent/US4538344A/en
Publication of JPS59154040A publication Critical patent/JPS59154040A/ja
Publication of JPH0220140B2 publication Critical patent/JPH0220140B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4451—Semiconductor materials, e.g. polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/062—Manufacture or treatment of conductive parts of the interconnections by smoothing of conductive parts, e.g. by planarisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/425—Barrier, adhesion or liner layers

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の配線層形成に係り特に
埋め込み電極構造に関するものである。
〔発明の技術的背景とその問題点〕
従来、半導体基板上に設けられたコンタクトホ
ールを介して取出電極を形成する手段として、半
導体基板を加熱しながら取出電極の形成部材を堆
積することが行われている。このように半導体基
板を加熱するのは、例えばアルミニウムのような
取出電極の形成部材の表面拡散を促進して、これ
をコンタクトホール内に十分に充填させるためで
ある。コンタクトホールとは、通常R.I.E
（Reactive Ion Etching）技術にて約3μm口の大
きさで急峻な内側面を有するものに形成されてい
る。
この加熱処理を併用したものでは、コンタクト
ホールが3μm口程度の比較的大きいものである場
合には、取出電極の形成部材をステツプカバレイ
ジ良く堆積することができる。
しかしながら、コンタクトホールの大きさが
2μm口以下になると、その内壁面の部分で堆積層
のステツプカバレイジが悪くなる。特に、コンタ
クトホールの大きさが1μm口以下になると、取出
電極の形成部材を堆積できない問題があつた。
また、配線アルミニウムと基板シリコンが直接
接しているコンタクト部においてオーミツクコン
タクトを取るための熱処理の過程でシリコンがア
ルミニウムの中へ拡散する現象が起つていた。
そのため、シリコンとアルミニウムの接触面に
おいて、シリコン側にピツトができ、その中にア
ルミニウムが入りこみ、プレーナー構造でＰ−Ｎ
接合が浅い場合にはこのピツトの深さが接合面に
まで達し、その結果Ｐ−Ｎ接合の耐圧が劣化した
り、逆方向リーク電流が増加する欠点があつた。
この欠点を解決するため、コンタクト開孔後全面
に多結晶シリコンを被着後アルミニウムを被着し
その後パターニングして配線層を形成する方法が
特開昭51−147981号に開示されている。しかし、
この方法であれば、アルミニウム層の直下の全域
に多結晶シリコンが存在するためその後の処理に
よつても多結晶シリコン中のシリコンの一部がア
ルミニウムに融け込むだけで多結晶シリコン層と
アルミニウム層の接触面の一部のみが合金化され
るものである。基板との接触は残存の多結晶シリ
コンによつて行なわれるため、接触抵抗を低くす
ることができない欠点を有している。また、コン
タクト孔と拡散層との合わせずれがあつても接続
を確実にするための多結晶シリコンに拡散層と同
一導電型の不純物を導入しているが、この方法で
あれば特定の不純物を多結晶シリコンに導入する
ため、Ｐ−チヤネルとＮ−チヤネルの両タイプの
トランジスタを有する相補型電界効果トランジス
タ集積回路には適さないものである。
〔発明の目的〕
本発明は、断線等による接触不良を防止して微
細なコンタクトホールから取出電極を確実に取出
し、高い信頼性を有する半導体装置を高歩留で得
ることができる半導体装置の製造方法を提供する
ことをその目的とするものである。
〔発明の概要〕
本発明は、第１導電層上に局部的に予め下地層
を形成し、この下地層上に第２導電層を積層して
両者を一体に同質化することにより、取出電極と
なる層を形成し、断線等による接触不良を防止し
た取出電極を有する信頼性の高い半導体装置を高
歩留りで得ることができる半導体装置の製造方法
である。
〔発明の実施例〕
以下、本発明の実施例について第１図Ａ乃至同
図Ｄを参照して説明する。
先ず、半導体基板１の所定領域に素子領域を囲
むフイールド酸化膜２を形成する。次いで、素子
領域上にゲート酸化膜を形成し、ゲート酸化膜上
に所定パターンのゲート電極３を形成する。次い
で、ゲート電極３を覆う酸化膜を素子領域上に形
成し、フイールド酸化膜２と一体化する。ゲート
電極３の上方のフイールド酸化膜２は、ゲート電
極３の肉厚分だけ隆起した段差部４を有してい
る。素子領域部分のフイールド酸化膜２の所定領
域に例えばR.I.E（Reactive Ion Etching）法によ
り約1μm口のコンタクトホール５を開口する。次
いで、例えば減圧C.V.D（Chemical Vapor
Deposition）により、多結晶シリコンからなる下
地層６をコンタクトホール５内及びフイールド酸
化膜２上に形成する（第１図Ａ参照）。ここで、
下地層６の材質としては、シリコンあるいはアル
ミニウムと合金化乃至固溶するものを用いても良
い。下地層６を形成する手段は、減圧C.V.D法の
他にも微細なコンタクトホール５内や急峻な段差
部４に滑らかな下地層６を形成できるものであれ
ば如何なるものでも良い。また、シリコン等から
なる下地層６中には、後述する第２導電層７との
合金化を容易に行うために、例えばＰ型の不純物
を導入しておくのが望ましい。
次に、下地層６の表面にプラズマエツチング処
理を施し、コンタクトホール５内及び段差部４の
周辺部のみに下地層６ａ，６ｂを残存させる（同
図Ｂ参照）。
次いで、残存した下地層６ａ，６ｂ及びフイー
ルド酸化膜２上に例えばアルミニウムからなる第
２導電層７を厚さ約1μm形成する（同図Ｃ参照）。
この時例えば逆スパツタエツチングを施して活性
化処理を施し、アルミニウム等からなる第２導電
層７を確実に固着させるのが望ましい。この第２
導電層７を形成する際には、加熱処理を全く施さ
なくても良い。第２導電層７としては、アルミニ
ウムの他にもアルミニウム合金等を使用しても良
い。要は次に述べる熱処理によつて、下地層６
ａ，６ｂと一体に同質にするものであれば如何な
る材質のものを用いても良い。次いで、これに例
えば450℃で30分間熱処理を施し、残存した下地
層６ａ，６ｂと第１導電層７とを一体化してアル
ミニウム合金からなる電極層８とする（同図Ｄ参
照）。然る後、電極層８にパターニング処理を施
し、所定形状の取出電極を得る。ここで、下地層
６ａ，６ｂと第２導電層とを一体化するための熱
処理は、パターニングにより取出電極を形成した
後に行つても良い。
このような、半導体装置の製造方法によれば、
予めコンタクトホール５内及び段差部４に残存し
た下地層６ａ，６ｂと一体化した電極層８から取
出電極を形成するので、取出電極の抵抗は従来に
比べて大幅減少でき電極形成層７の良好なステツ
プカバレイジにより、断線等による接触不良を防
止した取出電極を、微細なコンタクトホール５か
ら容易に取出すことができる。また、従来問題と
なつていたアルミニウムの基板への突きぬけも防
止できる。このため、信頼性の高い半導体装置を
得ることができる。更に第２導電層７の形成に際
しては、熱処理を必ずしも必要としないので作業
性を向上できると共に、熱処理のための装置が不
要となるので、製造コストを安くすることができ
る。その結果、製造歩留を高めることができる。
〔発明の効果〕
以上説明したように、本発明の主なる利点は第
１導電層上に下地層すなわち多結晶シリコンを局
部的に形成しこところにある。即ち、多結晶シリ
コンを全面に形成する従来技術においては、多結
晶シリコンがアルミニウムに対し過剰にあるた
め、多結晶シリコン中のシリコンがアルミニウム
に全て入り込むことはない。このためアルミニウ
ム基板に対し、アロイースパイク（つきぬけ）を
形成しない長所を有している反面、この多結晶シ
リコンとアルミニウムよりなる配線層が半導体基
板と接触する部分は多結晶シリコンのみであるた
め良好な電気的接触を得ることが難かしいもので
ある。本発明によれば下地層例えば多結晶シリコ
ンが局所的に形成されている。このため、多結晶
シリコン中のシリコンが全てその後形成される第
２導電層例えばアルミニウムに入り込み、多結晶
シリコンとアルミニウムが一体に同質化する。従
つて、従来問題となつていたアロイースパイクも
発生せず、また、一体同質化するため半導体基板
との接触も良好となる。また、下地層が局所的に
埋め込まれるため、より微細なコンタクトホール
でさえも埋め込むことができる。更に、その後一
体に同質化するため断線等による接触不良を防止
して微細なコンタクトホールから取出電極を確実
に形成できる。その結果、高い信頼性と高歩留を
有する半導体装置を提供できるものである。
【図面の簡単な説明】
第１図Ａ乃至同図Ｄは、本発明に係る半導体装
置の製造方法の実施例を工程順に示す説明図であ
る。 １……半導体基板、２……フイールド酸化膜、
３……ゲート電極、４……段差部、５……コンタ
クトホール、６……下地層、７……第２導電層、
８……電極層。

Claims (1)

  1. 【特許請求の範囲】 １ 突出部を有し、かつ、第１導電層を露出する
    凹部を備えた絶縁層を該第１導電層上に形成し、
    前記第１導電層の露出部分を含む前記絶縁層全面
    に下地層を形成し、この下地層を表面から所定厚
    さ分だけ除去して前記突出部の周辺部及び前記凹
    部に前記下地層を残存させ、残存させる部分以外
    の前記下地層を除去する工程と、残存した前記下
    地層上に第２導電層を形成する工程と、残存した
    前記下地層と該第２導電層と同質化する加熱工程
    とを具備することを特徴とする半導体装置の製造
    方法。 ２ 第１導電層が、半導体基板であることを特徴
    とする特許請求の範囲第１項記載の半導体装置の
    製造方法。 ３ 下地層の材質が、シリコン、或いはアルミニ
    ウムと同質化する元素で構成されていることを特
    徴とする特許請求の範囲第１項または第２項記載
    の半導体装置の製造方法。 ４ 第２導電層の材質が、アルミニウムまたはア
    ルミニウム合金で構成されていることを特徴とす
    る特許請求の範囲第１項乃至第３項記載の半導体
    装置の製造方法。
JP58028097A 1983-02-22 1983-02-22 半導体装置の製造方法 Granted JPS59154040A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58028097A JPS59154040A (ja) 1983-02-22 1983-02-22 半導体装置の製造方法
DE8484101759T DE3463589D1 (en) 1983-02-22 1984-02-20 Method of forming electrode/wiring layer
EP84101759A EP0119497B1 (en) 1983-02-22 1984-02-20 Method of forming electrode/wiring layer
US06/582,223 US4538344A (en) 1983-02-22 1984-02-21 Method of forming electrode/wiring layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58028097A JPS59154040A (ja) 1983-02-22 1983-02-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS59154040A JPS59154040A (ja) 1984-09-03
JPH0220140B2 true JPH0220140B2 (ja) 1990-05-08

Family

ID=12239283

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58028097A Granted JPS59154040A (ja) 1983-02-22 1983-02-22 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US4538344A (ja)
EP (1) EP0119497B1 (ja)
JP (1) JPS59154040A (ja)
DE (1) DE3463589D1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3314879A1 (de) * 1983-04-25 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen
FR2563048B1 (fr) * 1984-04-13 1986-05-30 Efcis Procede de realisation de contacts d'aluminium a travers une couche isolante epaisse dans un circuit integre
FR2566181B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
EP0199030A3 (de) * 1985-04-11 1987-08-26 Siemens Aktiengesellschaft Verfahren zum Herstellen einer Mehrlagenverdrahtung von integrierten Halbleiterschaltungen mit mindestens einer aus einer Aluminiumlegierung bestehenden Leitbahnebene mit Kontaktlochauffüllung
US4714686A (en) * 1985-07-31 1987-12-22 Advanced Micro Devices, Inc. Method of forming contact plugs for planarized integrated circuits
US4808552A (en) * 1985-09-11 1989-02-28 Texas Instruments Incorporated Process for making vertically-oriented interconnections for VLSI devices
JPS62102559A (ja) * 1985-10-29 1987-05-13 Mitsubishi Electric Corp 半導体装置及び製造方法
US4818723A (en) * 1985-11-27 1989-04-04 Advanced Micro Devices, Inc. Silicide contact plug formation technique
US4835118A (en) * 1986-09-08 1989-05-30 Inmos Corporation Non-destructive energy beam activated conductive links
EP0267831A1 (en) * 1986-10-17 1988-05-18 Thomson Components-Mostek Corporation Double level metal planarization technique
EP0298110A1 (en) * 1986-12-19 1989-01-11 Hughes Aircraft Company Conductive plug for contacts and vias on integrated circuits
US4837051A (en) * 1986-12-19 1989-06-06 Hughes Aircraft Company Conductive plug for contacts and vias on integrated circuits
US5238874A (en) * 1989-11-09 1993-08-24 Nec Corporation Fabrication method for laminated films comprising Al-Si-Co alloy film and refractory metal silioide copper film
JPH04226054A (ja) * 1990-03-02 1992-08-14 Toshiba Corp 多層配線構造を有する半導体装置及びその製造方法
EP0460857B1 (en) * 1990-05-31 1997-03-19 Canon Kabushiki Kaisha Method for producing a semiconductor device with a high density wiring structure
JP2841976B2 (ja) * 1990-11-28 1998-12-24 日本電気株式会社 半導体装置およびその製造方法
US5293512A (en) * 1991-02-13 1994-03-08 Nec Corporation Semiconductor device having a groove type isolation region
TW520072U (en) * 1991-07-08 2003-02-01 Samsung Electronics Co Ltd A semiconductor device having a multi-layer metal contact
US5461005A (en) * 1991-12-27 1995-10-24 At&T Ipm Corp. Method of forming silicide in integrated circuit manufacture
US5637525A (en) * 1995-10-20 1997-06-10 Micron Technology, Inc. Method of forming a CMOS circuitry
US5994218A (en) * 1996-09-30 1999-11-30 Kabushiki Kaisha Toshiba Method of forming electrical connections for a semiconductor device
US6071810A (en) 1996-12-24 2000-06-06 Kabushiki Kaisha Toshiba Method of filling contact holes and wiring grooves of a semiconductor device
US6103572A (en) * 1997-02-07 2000-08-15 Citizen Watch Co., Ltd. Method of fabricating a semiconductor nonvolatile storage device
US6303509B1 (en) * 1999-10-29 2001-10-16 Taiwan Semiconductor Manufacturing Company Method to calibrate the wafer transfer for oxide etcher (with clamp)
JP2004260101A (ja) 2003-02-27 2004-09-16 Rohm Co Ltd 半導体装置の製造方法
EP1909319A1 (en) * 2006-10-03 2008-04-09 STMicroelectronics (Crolles 2) SAS Low resistance interconnect

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5218670B2 (ja) * 1971-08-11 1977-05-23
US3906540A (en) * 1973-04-02 1975-09-16 Nat Semiconductor Corp Metal-silicide Schottky diode employing an aluminum connector
US3918149A (en) * 1974-06-28 1975-11-11 Intel Corp Al/Si metallization process
JPS5114798A (ja) * 1974-07-27 1976-02-05 Nippon Oils & Fats Co Ltd Kinkyuhinanyoratsukasan
US3996656A (en) * 1974-08-28 1976-12-14 Harris Corporation Normally off Schottky barrier field effect transistor and method of fabrication
JPS5317393A (en) * 1976-07-31 1978-02-17 Mitsubishi Heavy Ind Ltd Commodities delivery detector
JPS5374888A (en) * 1976-12-15 1978-07-03 Fujitsu Ltd Manufacture of semiconductor device
JPS5444482A (en) * 1977-09-14 1979-04-07 Matsushita Electric Ind Co Ltd Mos type semiconductor device and its manufacture
US4358891A (en) * 1979-06-22 1982-11-16 Burroughs Corporation Method of forming a metal semiconductor field effect transistor
US4291322A (en) * 1979-07-30 1981-09-22 Bell Telephone Laboratories, Incorporated Structure for shallow junction MOS circuits
US4316209A (en) * 1979-08-31 1982-02-16 International Business Machines Corporation Metal/silicon contact and methods of fabrication thereof
JPS56134757A (en) * 1980-03-26 1981-10-21 Nec Corp Complementary type mos semiconductor device and its manufacture
US4322453A (en) * 1980-12-08 1982-03-30 International Business Machines Corporation Conductivity WSi2 (tungsten silicide) films by Pt preanneal layering
US4398335A (en) * 1980-12-09 1983-08-16 Fairchild Camera & Instrument Corporation Multilayer metal silicide interconnections for integrated circuits
US4361599A (en) * 1981-03-23 1982-11-30 National Semiconductor Corporation Method of forming plasma etched semiconductor contacts
JPS57192047A (en) * 1981-05-20 1982-11-26 Mitsubishi Electric Corp Wiring layer in semiconductor device and manufacture thereof
JPS5816337A (ja) * 1981-07-22 1983-01-31 Hitachi Ltd プラント情報伝送システム

Also Published As

Publication number Publication date
EP0119497B1 (en) 1987-05-06
US4538344A (en) 1985-09-03
DE3463589D1 (en) 1987-06-11
JPS59154040A (ja) 1984-09-03
EP0119497A1 (en) 1984-09-26

Similar Documents

Publication Publication Date Title
JPH0220140B2 (ja)
US5091768A (en) Semiconductor device having a funnel shaped inter-level connection
JPS5816337B2 (ja) 半導体装置の製造方法
JPH04280456A (ja) 半導体装置及びその製造方法
JPH0562456B2 (ja)
JPS58215055A (ja) 半導体集積回路装置
KR910009353B1 (ko) 반도체장치 및 그 제조방법
JPS62102564A (ja) 半導体装置
JP2716977B2 (ja) 半導体装置の製造方法
KR100230731B1 (ko) 반도체 디바이스의 콘택 구조 및 그 제조방법
JP2779186B2 (ja) 半導体装置の製造方法
JP3132480B2 (ja) 半導体装置の製造方法
JPH0497531A (ja) 半導体装置の製造方法
JPS61150239A (ja) 半導体装置の製造方法
JPS6010751A (ja) 半導体集積回路装置
JPH0680733B2 (ja) 半導体装置の配線接続部
KR19990004426A (ko) 반도체 소자의 콘택 형성 방법
JPH0587137B2 (ja)
JP2562868B2 (ja) 半導体装置及びその製造方法
JP2508782B2 (ja) Ｃｍｏｓ型半導体装置の製造方法
JPH04343221A (ja) 半導体装置の製造方法
JPS627703B2 (ja)
JPH0778783A (ja) 半導体装置
JPH05211131A (ja) 半導体装置
JPH01147843A (ja) 半導体装置の製造方法