JPH01147843A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01147843A JPH01147843A JP62308058A JP30805887A JPH01147843A JP H01147843 A JPH01147843 A JP H01147843A JP 62308058 A JP62308058 A JP 62308058A JP 30805887 A JP30805887 A JP 30805887A JP H01147843 A JPH01147843 A JP H01147843A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は微小コンタクトを持つ高集積化された半導体
装置の製造方法、特にデバイスの配線に関するものであ
る。
装置の製造方法、特にデバイスの配線に関するものであ
る。
第８図は従来の半導体装置のコンタクト部の配線構造を
示す断面図であシ、図に〉いてＡ印の部分すなわちコン
タクト部の内壁の一部では配線材料の膜厚が極端に薄く
なることがあった。例えばＡｌ−３ｉ配線の場合、この
薄膜化によってコンタクト部を介する配縁抵抗が増大し
、また信頼性的にもマイグレーション耐性がないという
問題点があった。
示す断面図であシ、図に〉いてＡ印の部分すなわちコン
タクト部の内壁の一部では配線材料の膜厚が極端に薄く
なることがあった。例えばＡｌ−３ｉ配線の場合、この
薄膜化によってコンタクト部を介する配縁抵抗が増大し
、また信頼性的にもマイグレーション耐性がないという
問題点があった。
そしてこのコンタクト部のバターニングがずれた場合、
基板の拡散層に損傷を与え、歩留シの低下の原因にもな
っていた。さらに一般に知られているビア・ホールの金
属（ｅｘＷ）による選択埋込みもプロセスのコントロー
ルが信しくまた、その上に配線をする場合にも埋込み金
属との密着性などが悪いものであった。
基板の拡散層に損傷を与え、歩留シの低下の原因にもな
っていた。さらに一般に知られているビア・ホールの金
属（ｅｘＷ）による選択埋込みもプロセスのコントロー
ルが信しくまた、その上に配線をする場合にも埋込み金
属との密着性などが悪いものであった。
従来の半導体装置の配線は以上のように、コンタクト内
部で一部、高抵抗になる部分が生じることによる配線の
高抵抗化、密着性などの信頼性の低下、及び、選択金属
埋め込みのプロセス上の難しさなどの問題点を有するも
のであった。
部で一部、高抵抗になる部分が生じることによる配線の
高抵抗化、密着性などの信頼性の低下、及び、選択金属
埋め込みのプロセス上の難しさなどの問題点を有するも
のであった。
この発明は上記のような問題点を解消するためになされ
たもので、プロセスとしてはコンタクト部のバターニン
グ工程後の配線工程で、まずポリシリコン又はドープト
ポリシリコンをエッチパックによってコンタクトホー〃
に埋め込み、次に第２の導電材料をバターニングするこ
とによって配線抵抗の安定化を図ることを目的とする。
たもので、プロセスとしてはコンタクト部のバターニン
グ工程後の配線工程で、まずポリシリコン又はドープト
ポリシリコンをエッチパックによってコンタクトホー〃
に埋め込み、次に第２の導電材料をバターニングするこ
とによって配線抵抗の安定化を図ることを目的とする。
また、同時に第２の配線のやフ直しが半導体基板の拡散
Ｍ（こ損傷を与えることなく行えるので歩留りの向上を
も図ることを目的とする。
Ｍ（こ損傷を与えることなく行えるので歩留りの向上を
も図ることを目的とする。
この発明はコンタクトバターニング完了後、ドープトポ
リシリコン又は、ポリシリコンをデポジションする。た
だし、ポリシリコンの場合はデポジション後で不純物を
添加し導電材料とすれば問題ハない。例えば、コンタク
トホールを埋め込んだ後に不純物添加することを特徴と
する。このドープトポリシリコン又はポリシリコンをコ
ンタクトホールに埋め込み、エッチパックを行い、コン
タクト部を平担化する。その後に第２の導電材料を積層
し、バターニングする。この両導電材料がオーミックに
つながれることによって配線が形成される。
リシリコン又は、ポリシリコンをデポジションする。た
だし、ポリシリコンの場合はデポジション後で不純物を
添加し導電材料とすれば問題ハない。例えば、コンタク
トホールを埋め込んだ後に不純物添加することを特徴と
する。このドープトポリシリコン又はポリシリコンをコ
ンタクトホールに埋め込み、エッチパックを行い、コン
タクト部を平担化する。その後に第２の導電材料を積層
し、バターニングする。この両導電材料がオーミックに
つながれることによって配線が形成される。
この発明によって、配線の膜厚の均一性が飛躍的に良く
なるために、配線のマイグレーションによる断線故障率
が低下し、高信頼性の配線が可能となる。
なるために、配線のマイグレーションによる断線故障率
が低下し、高信頼性の配線が可能となる。
又、コンタクトホールに第１の配線材料が埋め込まれて
いるため、第２の配線のやシ直しが、基板に損傷を与え
ることなく行えるので高い歩留りが期待できる。
いるため、第２の配線のやシ直しが、基板に損傷を与え
ることなく行えるので高い歩留りが期待できる。
以下、この発明の一実施例を第１図、第２図について説
明する。第１図において、符号（１）〜（４）まではコ
ンタクトのバターニング以前に形成されたデバイスの断
面で、従来のものと同一につき説明は省略する。層間絶
縁膜（４）のバターニング後、まず第１の導電材料をデ
ポジションする。このとき材料は、ノンドープト・ポリ
シリコンあるいは、ドープト・ポリシリコンである。
明する。第１図において、符号（１）〜（４）まではコ
ンタクトのバターニング以前に形成されたデバイスの断
面で、従来のものと同一につき説明は省略する。層間絶
縁膜（４）のバターニング後、まず第１の導電材料をデ
ポジションする。このとき材料は、ノンドープト・ポリ
シリコンあるいは、ドープト・ポリシリコンである。
次に、層間絶縁膜（４）を第１図の第１の導電膜（５）
で示すところまでエッチパックする。このエッチパック
によって基板拡散層は全く表に表面を出さなくなる。次
に、第２の導電材料（６）もしくは第２図に示す第２の
導電材料（７） ？ （８）をデポジションし、これを
バターニングする。これによって第１．第２の配線材料
がオーミックにつながる。第１の導電材料（５）がノン
ドープトポリシリコンの場合は、第２の導電材料（６）
のデポジション前に不純物の添加を行なっておく。
で示すところまでエッチパックする。このエッチパック
によって基板拡散層は全く表に表面を出さなくなる。次
に、第２の導電材料（６）もしくは第２図に示す第２の
導電材料（７） ？ （８）をデポジションし、これを
バターニングする。これによって第１．第２の配線材料
がオーミックにつながる。第１の導電材料（５）がノン
ドープトポリシリコンの場合は、第２の導電材料（６）
のデポジション前に不純物の添加を行なっておく。
上記第１の導電材料と第２の導電材料について言えば、
まず、ドライエツチング及びウェットエツチングでエツ
チングレートに有意差のあるものでも良い〇 次に、抵抗率は両者同程度あるいは、同じであるか、も
しくは、第２導電材料の方が低い方が良い。
まず、ドライエツチング及びウェットエツチングでエツ
チングレートに有意差のあるものでも良い〇 次に、抵抗率は両者同程度あるいは、同じであるか、も
しくは、第２導電材料の方が低い方が良い。
以上のように、この発明によれば、高アスペクトのコン
タクトをプロセス的に容易にうめこみができ、デバイス
の配線を高信頼性にでき、また製造プロセス中における
配線のやシ直しも容易に行えるため歩留シの向上にも寄
与する。又配線のバターニング及び、下地パターンとの
ずれの余裕も大きいなどの効果がある。
タクトをプロセス的に容易にうめこみができ、デバイス
の配線を高信頼性にでき、また製造プロセス中における
配線のやシ直しも容易に行えるため歩留シの向上にも寄
与する。又配線のバターニング及び、下地パターンとの
ずれの余裕も大きいなどの効果がある。
第１図はこの発明の一実施例こよる半導体装置の断面図
、第２図は他の実施例の同じく断面図、＠３図は従来の
半導体装置の断面図である。図において、（１）は半導
体基板、（２）は素子分離領域、（３）は電＋１．（４
）は層間絶縁膜、（５）は第１の導電材料、（６）〜（
８）は第２の導電材料を示す。 なお、図中、同一符号は同一または相当部分を示す◎
、第２図は他の実施例の同じく断面図、＠３図は従来の
半導体装置の断面図である。図において、（１）は半導
体基板、（２）は素子分離領域、（３）は電＋１．（４
）は層間絶縁膜、（５）は第１の導電材料、（６）〜（
８）は第２の導電材料を示す。 なお、図中、同一符号は同一または相当部分を示す◎
Claims (4)
- （１）アスペクト比の大きいコンタクトにポリシリコン
又はドープトポリシリコンをデポジションし、エッチバ
ックで埋めたあと第２の導電材料で配線を行うことを特
徴とする半導体装置の製造方法。 - （２）第２の導電材料は第１導電材料と同じか、もしく
は電気抵抗の小さいことを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 - （３）コンタクトホールを除く配線領域は上記の第２導
電材料だけの単層配線でなされていることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。 - （４）第２の導電材料が２層になつていることを特徴と
する特許請求の範囲第８項記載の半導体装置の製造方法
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308058A JPH01147843A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置の製造方法 |
| DE3840560A DE3840560A1 (de) | 1987-12-03 | 1988-12-01 | Halbleitereinrichtung und verfahren zum herstellen einer solchen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308058A JPH01147843A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01147843A true JPH01147843A (ja) | 1989-06-09 |
Family
ID=17976377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62308058A Pending JPH01147843A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH01147843A (ja) |
| DE (1) | DE3840560A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5494844A (en) * | 1993-06-14 | 1996-02-27 | Nec Corporation | Process of fabricating Bi-CMOS integrated circuit device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2805765B2 (ja) * | 1988-09-13 | 1998-09-30 | ソニー株式会社 | 半導体メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583380B2 (ja) * | 1977-03-04 | 1983-01-21 | 株式会社日立製作所 | 半導体装置とその製造方法 |
| FR2566181B1 (fr) * | 1984-06-14 | 1986-08-22 | Commissariat Energie Atomique | Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
-
1987
- 1987-12-03 JP JP62308058A patent/JPH01147843A/ja active Pending
-
1988
- 1988-12-01 DE DE3840560A patent/DE3840560A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5494844A (en) * | 1993-06-14 | 1996-02-27 | Nec Corporation | Process of fabricating Bi-CMOS integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3840560A1 (de) | 1989-06-15 |
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