JP2968005B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体基板上に形成された単層あるいは
複数層の絶縁膜に深さの異なる２つのコンタクトホール
を形成し、このコンタクトホールを選択CVD法を用いて
タングステン膜を埋め込む半導体装置の製造方法に関す
るものである。
複数層の絶縁膜に深さの異なる２つのコンタクトホール
を形成し、このコンタクトホールを選択CVD法を用いて
タングステン膜を埋め込む半導体装置の製造方法に関す
るものである。
（従来の技術） コンタクトホールを選択CVD法を用いてタングステン
膜を埋め込む方法が開発された理由は以下の通りであ
る。
膜を埋め込む方法が開発された理由は以下の通りであ
る。
すなわち、半導体装置の配線部分は、第３図に示すよ
うに形成されていた。半導体基板１に素子分離のための
絶縁膜２（例えばSiO2膜）および不純物拡散層３を形成
し、さらに前記絶縁膜２上に合金膜（例えばWSix膜）ま
たはポリシリコン膜からなる電極４を形成した後、全面
に絶縁膜５（例えばBPSG膜）を形成する。その後、この
絶縁膜５に、フォトリソ・エッチングによって、前記不
純物拡散層３および電極４に貫通するようにコンタクト
ホール６を形成する。その後、図のように全面にスパッ
タ法でAl合金膜７を形成し、このAl合金膜７をフォトリ
ソ・エッチングによって配線パターンにパターニングす
ることにより、前記コンタクトホール６を通して不純物
拡散層３および電極４に接続される配線を形成する。
うに形成されていた。半導体基板１に素子分離のための
絶縁膜２（例えばSiO2膜）および不純物拡散層３を形成
し、さらに前記絶縁膜２上に合金膜（例えばWSix膜）ま
たはポリシリコン膜からなる電極４を形成した後、全面
に絶縁膜５（例えばBPSG膜）を形成する。その後、この
絶縁膜５に、フォトリソ・エッチングによって、前記不
純物拡散層３および電極４に貫通するようにコンタクト
ホール６を形成する。その後、図のように全面にスパッ
タ法でAl合金膜７を形成し、このAl合金膜７をフォトリ
ソ・エッチングによって配線パターンにパターニングす
ることにより、前記コンタクトホール６を通して不純物
拡散層３および電極４に接続される配線を形成する。
第３図に示すような方法では、半導体素子構造の微細
化，積層化に伴いコンタクトホール６のアスペクト比
（コンタクトホールの深さと径の比）が大きくなるにつ
れて、コンタクトホール６部分で第３図の円内で示すよ
うにAl合金膜７に充分なカバレージが得られず、配線が
断線する問題点があった。このような問題点を解決する
ために、コンタクトホールを選択Ｗ（タングステン）CV
D技術で、Ｗにより埋め込む方法が開発された。第４図
は、その埋込み法により配線を形成する場合である。ま
ず、半導体基板１に第３図と同様に絶縁膜２および不純
物拡散層３を形成し、絶縁膜２上には電極４を形成した
後、全面に絶縁膜５を形成する。その絶縁膜５上に第２
の電極として合金層で電極８を形成する。その後、再度
全面に絶縁膜９（例えばBPSG膜）を形成する。その絶縁
膜９と前記絶縁膜５に、前記不純物拡散層3,電極8,電極
４の各々に貫通するようにコンタクトホール６を開け
る。そのコンタクトホール６を選択WCVD法によってＷ膜
10で埋込む。その後、全面にスパッタ法でAl合金膜７を
形成し、このAl合金膜７をフォトリソ・エッチングによ
って配線パターンにパターニングすることによって配線
を形成する。この配線は、コンタクトホール６部分でＷ
膜10を通して不純物拡散層３および電極8,4の各々に接
続される。
化，積層化に伴いコンタクトホール６のアスペクト比
（コンタクトホールの深さと径の比）が大きくなるにつ
れて、コンタクトホール６部分で第３図の円内で示すよ
うにAl合金膜７に充分なカバレージが得られず、配線が
断線する問題点があった。このような問題点を解決する
ために、コンタクトホールを選択Ｗ（タングステン）CV
D技術で、Ｗにより埋め込む方法が開発された。第４図
は、その埋込み法により配線を形成する場合である。ま
ず、半導体基板１に第３図と同様に絶縁膜２および不純
物拡散層３を形成し、絶縁膜２上には電極４を形成した
後、全面に絶縁膜５を形成する。その絶縁膜５上に第２
の電極として合金層で電極８を形成する。その後、再度
全面に絶縁膜９（例えばBPSG膜）を形成する。その絶縁
膜９と前記絶縁膜５に、前記不純物拡散層3,電極8,電極
４の各々に貫通するようにコンタクトホール６を開け
る。そのコンタクトホール６を選択WCVD法によってＷ膜
10で埋込む。その後、全面にスパッタ法でAl合金膜７を
形成し、このAl合金膜７をフォトリソ・エッチングによ
って配線パターンにパターニングすることによって配線
を形成する。この配線は、コンタクトホール６部分でＷ
膜10を通して不純物拡散層３および電極8,4の各々に接
続される。
（発明が解決しようとする課題） しかるに、上述の選択CVD法によるＷ埋込み法では、
Ｗが不純物拡散層上や電極上でほぼ同じ埋込み膜厚とな
るために、同一基板上に深さの異なるコンタクトホール
が共存する場合（第４図では、不純物拡散層３および電
極４上のコンタクトホール６が深く、電極８上のコンタ
クトホール６が浅い）は、深いコンタクトホールを充分
に埋込むことができない問題点があった。したがって、
Ｗ埋込み法を採用しても、深いコンタクトホール部分で
は例えば第４図の円内で示すように上層Al合金配線のカ
バレージが充分でなく、断線の恐れがあり、このことが
選択WCVD技術による埋込み法を実用化する上で大きな問
題となっていた。
Ｗが不純物拡散層上や電極上でほぼ同じ埋込み膜厚とな
るために、同一基板上に深さの異なるコンタクトホール
が共存する場合（第４図では、不純物拡散層３および電
極４上のコンタクトホール６が深く、電極８上のコンタ
クトホール６が浅い）は、深いコンタクトホールを充分
に埋込むことができない問題点があった。したがって、
Ｗ埋込み法を採用しても、深いコンタクトホール部分で
は例えば第４図の円内で示すように上層Al合金配線のカ
バレージが充分でなく、断線の恐れがあり、このことが
選択WCVD技術による埋込み法を実用化する上で大きな問
題となっていた。
各請求項に係る各発明が解決しようとする課題は、同
一基板上に深いコンタクトホールと浅いコンタクトホー
ルが共存する場合でも、全てのコンタクトホールを選択
CVD技術によるＷ膜で充分に埋込むことができるように
することである。
一基板上に深いコンタクトホールと浅いコンタクトホー
ルが共存する場合でも、全てのコンタクトホールを選択
CVD技術によるＷ膜で充分に埋込むことができるように
することである。
（課題を解決するための手段） 請求項１に係る発明が講じた手段は、半導体基板上に
形成された単層あるいは複数層の絶縁膜に深さの異なる
２つのコンタクトホールを形成し、該コンタクトホール
を選択CVD法を用いてタングステン膜を埋め込む半導体
装置の製造方法において、コンタクトホールのうち一方
のコンタクトホールの深さより深さが浅い他方のコンタ
クトホールの底面に、一方のコンタクトホールの底面に
配置された第１の導電膜よりタングステン膜の堆積開始
を遅らせる膜と、この堆積開始を遅らせる膜下に第１の
導電膜と同材料からなる第２の導電膜とを配置し、タン
グステン膜の埋め込みを行なうことである。
形成された単層あるいは複数層の絶縁膜に深さの異なる
２つのコンタクトホールを形成し、該コンタクトホール
を選択CVD法を用いてタングステン膜を埋め込む半導体
装置の製造方法において、コンタクトホールのうち一方
のコンタクトホールの深さより深さが浅い他方のコンタ
クトホールの底面に、一方のコンタクトホールの底面に
配置された第１の導電膜よりタングステン膜の堆積開始
を遅らせる膜と、この堆積開始を遅らせる膜下に第１の
導電膜と同材料からなる第２の導電膜とを配置し、タン
グステン膜の埋め込みを行なうことである。
また、請求項２に係る発明が講じた手段は、上記半導
体装置の製造方法において、コンタクトホールのうち一
方のコンタクトホールの深さより深さが浅い他方のコン
タクトホールの底面に、一方のコンタクトホールの底面
に配置された層よりタングステン膜の堆積開始を遅らせ
る層を配置し、コンタクトホール間の深さの違いに応じ
て設定した所定の温度下での選択CVD法により該タング
ステン膜の埋め込みを行なうことである。
体装置の製造方法において、コンタクトホールのうち一
方のコンタクトホールの深さより深さが浅い他方のコン
タクトホールの底面に、一方のコンタクトホールの底面
に配置された層よりタングステン膜の堆積開始を遅らせ
る層を配置し、コンタクトホール間の深さの違いに応じ
て設定した所定の温度下での選択CVD法により該タング
ステン膜の埋め込みを行なうことである。
（作 用） 選択CVD法でＷ膜の堆積開始を遅らせる層としては、
例えばTiN膜が挙げられる。このTiN膜上に選択WCVD法で
Ｗ膜を堆積させた場合は、第２図に示すように、CVD開
始後、450℃で約２分,350℃で約４分遅れてＷ膜の堆積
が開始される。一方、下地が単結晶シリコンやポリシリ
コンあるいはWSixのような場合は、CVD開始直後、すな
わち、第２図の０分からＷ膜の堆積がスタートする。こ
のように、各発明は、Ｗ膜が堆積される下地の電子の供
与のしやすさの違いを利用しているものである。
例えばTiN膜が挙げられる。このTiN膜上に選択WCVD法で
Ｗ膜を堆積させた場合は、第２図に示すように、CVD開
始後、450℃で約２分,350℃で約４分遅れてＷ膜の堆積
が開始される。一方、下地が単結晶シリコンやポリシリ
コンあるいはWSixのような場合は、CVD開始直後、すな
わち、第２図の０分からＷ膜の堆積がスタートする。こ
のように、各発明は、Ｗ膜が堆積される下地の電子の供
与のしやすさの違いを利用しているものである。
したがって、半導体基板上に深いコンタクトホールと
浅いコンタクトホールが共存する場合において、浅いコ
ンタクトホールの底面だけに例えばTiN膜を設けてWCVD
法によるＷ膜の埋込みを開始させれば、深いコンタクト
ホール側（通常底面は単結晶シリコンやポリシリコン）
はCVD開始直後からＷ膜が堆積され、他方浅いコンタク
トホール側は数分遅れてＷ膜が堆積し始めるので、この
浅いコンタクトホール側で遅れた分だけ深いコンタクト
ホール側に厚くＷ膜を堆積させることができる。したが
って、深いコンタクトホールをＷ膜で充分に埋込むこと
ができる。一方、浅いコンタクトホール側でＷ膜の堆積
開始が遅れても、こちら側は浅い故、こちら側も充分に
Ｗ膜で埋込むことができる。
浅いコンタクトホールが共存する場合において、浅いコ
ンタクトホールの底面だけに例えばTiN膜を設けてWCVD
法によるＷ膜の埋込みを開始させれば、深いコンタクト
ホール側（通常底面は単結晶シリコンやポリシリコン）
はCVD開始直後からＷ膜が堆積され、他方浅いコンタク
トホール側は数分遅れてＷ膜が堆積し始めるので、この
浅いコンタクトホール側で遅れた分だけ深いコンタクト
ホール側に厚くＷ膜を堆積させることができる。したが
って、深いコンタクトホールをＷ膜で充分に埋込むこと
ができる。一方、浅いコンタクトホール側でＷ膜の堆積
開始が遅れても、こちら側は浅い故、こちら側も充分に
Ｗ膜で埋込むことができる。
（実施例） 以下この発明の一実施例を第１図を参照して説明す
る。
る。
まず第１図（ａ）に示すように、Si基板21に素子分離
のための厚い絶縁膜22（例えばSiO2膜）と不純物拡散層
23を形成した後、前記絶縁膜22上に第１の電極として電
極24を形成する。この電極24は、基板上の全面にポリシ
リコン膜をCVD法で2500Å厚に堆積させた後、このポリ
シリコン膜に6E20cm-3程度のリン拡散を行い、その後フ
ォトリソ・エッチングによりポリシリコン膜をパターニ
ングすることにより形成される。その後、この電極24を
覆って基板21上の全面に同第１図（ａ）に示すようにCV
D絶縁膜25（例えばBPSG膜）を5000Å堆積させる。
のための厚い絶縁膜22（例えばSiO2膜）と不純物拡散層
23を形成した後、前記絶縁膜22上に第１の電極として電
極24を形成する。この電極24は、基板上の全面にポリシ
リコン膜をCVD法で2500Å厚に堆積させた後、このポリ
シリコン膜に6E20cm-3程度のリン拡散を行い、その後フ
ォトリソ・エッチングによりポリシリコン膜をパターニ
ングすることにより形成される。その後、この電極24を
覆って基板21上の全面に同第１図（ａ）に示すようにCV
D絶縁膜25（例えばBPSG膜）を5000Å堆積させる。
その後、CVD絶縁膜25上に電極材料としての合金膜26
（例えばWSix膜）をスパッタ法により1000Å堆積させ
る。さらにその上にTiN膜27を反応性スパッタ法（全圧
６〜7mTorr,PN2/PAr＝1/3）で7000Å堆積させる。その
後、TiN膜27と合金膜26をフォトリソ・エッチングで第
１図（ｂ）に示すようにパターニングすることにより、
TiN膜27を上層にもつ２層構造の電極28（第２の電極）
をCVD絶縁膜25上に完成させる。
（例えばWSix膜）をスパッタ法により1000Å堆積させ
る。さらにその上にTiN膜27を反応性スパッタ法（全圧
６〜7mTorr,PN2/PAr＝1/3）で7000Å堆積させる。その
後、TiN膜27と合金膜26をフォトリソ・エッチングで第
１図（ｂ）に示すようにパターニングすることにより、
TiN膜27を上層にもつ２層構造の電極28（第２の電極）
をCVD絶縁膜25上に完成させる。
その後、この電極28を覆ってCVD絶縁膜25上の全面に
第１図（ｃ）に示すように第２のCVD絶縁膜29（例えばB
PSG膜）を5000Å堆積させる。その後、この第２のCVD絶
縁膜29と前記CVD絶縁膜25に、フォトリソ・エッチング
によって、同第１図（ｃ）に示すように不純物拡散層23
および電極28,24の各々に到達するようにコンタクトホ
ール30,31,32を形成する。ここで、そのコンタクトホー
ルは、不純物拡散層23および電極24上においては深いコ
ンタクトホール30,32となり、電極28上においては浅い
コンタクトホール31となる。
第１図（ｃ）に示すように第２のCVD絶縁膜29（例えばB
PSG膜）を5000Å堆積させる。その後、この第２のCVD絶
縁膜29と前記CVD絶縁膜25に、フォトリソ・エッチング
によって、同第１図（ｃ）に示すように不純物拡散層23
および電極28,24の各々に到達するようにコンタクトホ
ール30,31,32を形成する。ここで、そのコンタクトホー
ルは、不純物拡散層23および電極24上においては深いコ
ンタクトホール30,32となり、電極28上においては浅い
コンタクトホール31となる。
しかる後、それらコンタクトホール30,31,32に対して
選択WCVD法でＷ膜の堆積を行い、第１図（ｄ）に示すよ
うにコンタクトホール30,31,32をＷ膜33で埋込む。この
時、選択WCVDは、WF65sccm,SiH45sccmを原料ガス、H250
0sccm,Ar50sccmをキャリアガスとして用いて、圧力0.2T
orr,温度250℃で実施する。このような選択WCVD法でコ
ンタクトホール30,31,32に対してＷ膜33の堆積を行う
と、深いコンタクトホール30,32においては底面が不純
物拡散層23および電極24によりシリコンであり、CVD開
始直後からＷ膜33が堆積されるが、浅いコンタクトホー
ル31においては底面が電極28の上層部によりTiNであ
り、CVD開始後、数分遅れてＷ膜33の堆積が開始され
る。したがって、所定時間Ｗ膜の堆積を行うと、堆積開
始時間の違いから、深いコンタクトホール30,32におい
ては厚くＷ膜33が堆積し、深いコンタクトホール30,32
を充分に埋めることができ、浅いコンタクトホール31に
おいてもその深さに対応するような薄いＷ膜33が堆積
し、充分に埋められるようになる。
選択WCVD法でＷ膜の堆積を行い、第１図（ｄ）に示すよ
うにコンタクトホール30,31,32をＷ膜33で埋込む。この
時、選択WCVDは、WF65sccm,SiH45sccmを原料ガス、H250
0sccm,Ar50sccmをキャリアガスとして用いて、圧力0.2T
orr,温度250℃で実施する。このような選択WCVD法でコ
ンタクトホール30,31,32に対してＷ膜33の堆積を行う
と、深いコンタクトホール30,32においては底面が不純
物拡散層23および電極24によりシリコンであり、CVD開
始直後からＷ膜33が堆積されるが、浅いコンタクトホー
ル31においては底面が電極28の上層部によりTiNであ
り、CVD開始後、数分遅れてＷ膜33の堆積が開始され
る。したがって、所定時間Ｗ膜の堆積を行うと、堆積開
始時間の違いから、深いコンタクトホール30,32におい
ては厚くＷ膜33が堆積し、深いコンタクトホール30,32
を充分に埋めることができ、浅いコンタクトホール31に
おいてもその深さに対応するような薄いＷ膜33が堆積
し、充分に埋められるようになる。
しかる後、その埋込み部を含む第２のCVD絶縁膜29上
の全面に第１図（ｅ）に示すようにAl合金膜34（例えば
Al−Si−Cu膜）をスパッタ法で7000Å堆積させる。その
後、そのAl合金膜34をフォトリソ・エッチングによって
配線パターンにパターニングすることにより、前記埋込
みＷ膜33を通して不純物拡散層23あるいは電極28,24の
各々に接続される配線を形成する。
の全面に第１図（ｅ）に示すようにAl合金膜34（例えば
Al−Si−Cu膜）をスパッタ法で7000Å堆積させる。その
後、そのAl合金膜34をフォトリソ・エッチングによって
配線パターンにパターニングすることにより、前記埋込
みＷ膜33を通して不純物拡散層23あるいは電極28,24の
各々に接続される配線を形成する。
（発明の効果） 以上詳細に説明したように、この発明の製造方法によ
れば、浅いコンタクトホール側でのＷ膜の堆積開始を遅
らせて、その遅れた分だけ深いコンタクトホール側で厚
くＷ膜が堆積させるようにすることにより、浅いコンタ
クトホールとともに深いコンタクトホールを選択WCVD法
によるＷ膜で充分に埋込むことができる。したがって、
その上にメタル配線をカバレージよく形成することがで
き、断線の恐れのない高信頼性の配線、ひいては高信頼
性の半導体装置を製造させることができる。
れば、浅いコンタクトホール側でのＷ膜の堆積開始を遅
らせて、その遅れた分だけ深いコンタクトホール側で厚
くＷ膜が堆積させるようにすることにより、浅いコンタ
クトホールとともに深いコンタクトホールを選択WCVD法
によるＷ膜で充分に埋込むことができる。したがって、
その上にメタル配線をカバレージよく形成することがで
き、断線の恐れのない高信頼性の配線、ひいては高信頼
性の半導体装置を製造させることができる。
特に、本発明は、Ｗ膜が堆積される下地の電子の供与
のしやすさの違いを利用しているため、どのようにウェ
ハを加熱するCVD法においても本発明は適用可能であ
り、多種のCVD法を選択可能である。
のしやすさの違いを利用しているため、どのようにウェ
ハを加熱するCVD法においても本発明は適用可能であ
り、多種のCVD法を選択可能である。
また、浅いコンタクトホールの底面には、Ｗ膜の堆積
開始を遅らせる膜、例えば、TiN膜の下には、深いコン
タクトホールの底面に設けられた膜と同材料からなる導
電膜を設けることで、これらコンタクトホールの底面そ
れぞれに設けられる導電膜での抵抗値の差を低減するこ
とができ、信号の伝達遅延を生ずることを防止できる。
開始を遅らせる膜、例えば、TiN膜の下には、深いコン
タクトホールの底面に設けられた膜と同材料からなる導
電膜を設けることで、これらコンタクトホールの底面そ
れぞれに設けられる導電膜での抵抗値の差を低減するこ
とができ、信号の伝達遅延を生ずることを防止できる。
また、選択CVD法での温度とコンタクトホールの底面
に配置された堆積開始を遅らせる膜におけるＷ膜の堆積
開始時間との関係から、選択CVD法における温度を、各
コンタクトホール間の深さの違いに応じて設定すること
で、深さの浅いコンタクトホールにおけるＷ膜の堆積の
開始時間を任意の時間だけ遅らせるように制御できる。
このため、コンタクトホールが形成される絶縁膜の膜厚
がいかなるものであっても、深さの異なるコンタクトホ
ールにＷ膜を充分に堆積することが容易に可能となる。
に配置された堆積開始を遅らせる膜におけるＷ膜の堆積
開始時間との関係から、選択CVD法における温度を、各
コンタクトホール間の深さの違いに応じて設定すること
で、深さの浅いコンタクトホールにおけるＷ膜の堆積の
開始時間を任意の時間だけ遅らせるように制御できる。
このため、コンタクトホールが形成される絶縁膜の膜厚
がいかなるものであっても、深さの異なるコンタクトホ
ールにＷ膜を充分に堆積することが容易に可能となる。
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図はTiN上での選択WCVD法による
Ｗ膜の堆積具合を示す特性図、第３図は従来の配線形成
方法を説明するための断面図、第４図は従来の選択WCVD
埋込み法による配線形成方法を説明するための断面図で
ある。 21……Si基板、23……不純物拡散層、24……電極、25…
…CVD絶縁膜、26……合金膜、27……TiN膜、28……電
極、29……第２のCVD絶縁膜、30,31,32……コンタクト
ホール、33……Ｗ膜、34……Al合金膜。
示す工程断面図、第２図はTiN上での選択WCVD法による
Ｗ膜の堆積具合を示す特性図、第３図は従来の配線形成
方法を説明するための断面図、第４図は従来の選択WCVD
埋込み法による配線形成方法を説明するための断面図で
ある。 21……Si基板、23……不純物拡散層、24……電極、25…
…CVD絶縁膜、26……合金膜、27……TiN膜、28……電
極、29……第２のCVD絶縁膜、30,31,32……コンタクト
ホール、33……Ｗ膜、34……Al合金膜。
Claims (2)
- 【請求項１】半導体基板上に形成された単層あるいは複
数層の絶縁膜に深さの異なる２つのコンタクトホールを
形成し、該コンタクトホールを選択CVD法を用いてタン
グステン膜を埋め込む半導体装置の製造方法において、 前記コンタクトホールのうち一方のコンタクトホールの
深さより深さが浅い他方のコンタクトホールの底面に、
一方のコンタクトホールの底面に配置された第１の導電
膜より前記タングステン膜の堆積開始を遅らせる膜と、
該堆積開始を遅らせる膜下に第１の導電膜と同材料から
なる第２の導電膜とを配置し、該タングステン膜の埋め
込みを行なうこと、 を特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上に形成された単層あるいは複
数層の絶縁膜に深さの異なる２つのコンタクトホールを
形成し、該コンタクトホールを選択CVD法を用いてタン
グステン膜を埋め込む半導体装置の製造方法において、 前記コンタクトホールのうち一方のコンタクトホールの
深さより深さが浅い他方のコンタクトホールの底面に、
一方のコンタクトホールの底面に配置された層より前記
タングステン膜の堆積開始を遅らせる層を配置し、前記
コンタクトホール間の深さの違いに応じて設定した所定
の温度下での選択CVD法により該タングステン膜の埋め
込みを行なうこと、 を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27490989A JP2968005B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27490989A JP2968005B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03138932A JPH03138932A (ja) | 1991-06-13 |
| JP2968005B2 true JP2968005B2 (ja) | 1999-10-25 |
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|---|---|---|---|
| JP27490989A Expired - Fee Related JP2968005B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP2968005B2 (ja) |
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| US5298463A (en) * | 1991-08-30 | 1994-03-29 | Micron Technology, Inc. | Method of processing a semiconductor wafer using a contact etch stop |
| JP2729769B2 (ja) * | 1995-03-06 | 1998-03-18 | エルジイ・セミコン・カンパニイ・リミテッド | 半導体装置の製造方法 |
-
1989
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| JPH03138932A (ja) | 1991-06-13 |
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