KR100268917B1 - 반도체소자의배선구조및배선형성방법 - Google Patents

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Abstract

본 발명은 N2플라즈마를 이용하여 디퓨젼 베리어층을 손쉽게 형성하므로 공정의 용이성을 개선시키고 상기 디퓨젼 베리어층과 메탈라인과의 증착도를 향상시키는데 적당한 반도체소자의 배선 형성방법에 관한 것으로서, 반도체층상에 비아홀을 갖는 제 1 절연층을 형성한 후, 상기 비아홀내에 플러그층을 형성하는 공정과, 상기 플러그층을 포함한 전면을 N2플라즈마 처리하여 상기 플러그층의 계면에 디퓨젼 베리어층을 형성하고, 상기 제 1 절연층의 표면에는 실리콘 옥시 나이트라이트층을 형성하는 공정과, 상기 실리콘 옥시 나이트라이드층을 포함한 전면에 금속간절연막을 형성한 후 상기 비아홀보다 큰 폭으로 식각하여 상기 디퓨젼 베리어층 및 비아홀 주변의 실리콘 옥시 나이트라이드층을 노출시키는 공정과, 노출된 디퓨젼 베리어층 및 실리콘 옥시 나이트라이드층상에 메탈라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체소자의 배선구조 및 배선 형성방법{STRUCTURE FOR METAL LINE OF SEMICONDUCTOR DEVICE AND FOR MANUFACTURING THE SAME}
본 발명은 반도체소자에 관한 것으로서, 특히 반도체 콘택매립 및 배선형성에 대한 베리어 및 금속간 유전체막(IMD)을 형성시키는데 적당한 반도체소자의 배선구조 및 배선 형성방법에 관한 것이다.
일반적으로 구리(Cu)를 이용한 배선형성시 구리가 타물질로의 확산(diffussion)이 잘 된다는 이유로 인하여 디퓨젼 베리어(diffussion barrier)에 대한 연구가 큰 관심사로 등장하고 있다.
베리어 능력을 가진 물질에 대해서 증착방법, 얼로이(alloy)구조 등의 측면에서 연구가 진행되고 있다.
그러나 새로운 재료의 베리어를 사용할 경우, 새로운 장비를 개발해야 하는 부담과 이용범위가 좁아 실제 코스트측면과 합리적 사용에 부담이 된다.
이하, 첨부된 도면을 참조하여 종래 반도체소자의 배선 형성방법을 설명하기로 한다.
도 1a 내지 1d는 종래 반도체소자의 배선 형성방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와같이 반도체층(11)상에 형성된 절연층(13)의 소정부분을 제거하여 비아홀(Via)(15)을 형성한다.
이어, 상기 비아홀(15)을 매립하기 위하여 도 1b에 도시한 바와같이 상기 비아홀(15)을 포함한 전면에 텅스텐(17)을 증착한다.
그리고 상기 텅스텐(17)을 에치백하여 도 1c에 도시한 바와같이 상기 비아홀(15)내에만 남긴다.
이어, 도 1d에 도시한 바와같이 비아홀(15)을 포함한 전면에 배선용 물질로써 알루미늄(Al), 또는 구리(Cu) 등을 CVD(Chemical Vapor Deposition)증착한다.
그리고 배선을 위한 패터닝을 실시하여 메탈라인(19)을 형성하면 종래기술에 따른 반도체소자 배선형성공정이 완료된다.
그러나 상기와 같은 종래 반도체소자 배선 형성방법은 다음과 같은 문제점이 있었다.
첫째, 배선물질로써 구리를 증착할 경우, 배선형성에 따른 식각이 어렵다.
둘째, 배선물질로써 알루미늄을 증착할 경우, 소자가 초고집적화가 될 수록 배선저항의 문제를 야기시킨다.
셋째, 구리를 배선물질로 사용할 경우, 금속간 절연막와 텅스텐에 대한 디퓨젼 베리어형성이 필수적으로 요구되어 공정이 복잡하다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서, N2플라즈마 처리에 의해 디퓨젼 베리어를 형성하여 공정을 용이하게 하고, 메탈과 절연막의 계면에서의 메탈증착의 선택도를 개선시키는데 적당한 반도체소자의 배선구조 및 배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 반도체소자 배선 형성방법을 설명하기 위한 공정단면도
도 2는 본 발명의 반도체소자 배선구조를 나타낸 구조단면도
도 3a 내지 3g는 본 발명의 반도체소자 배선 형성방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
11, 31 : 반도체층 33 : 제 1 절연층
15, 35 : 비아홀 33a : 실리콘 옥시 나이트라이드층
37 : 텅스텐플러그층 37a : 디퓨젼 베리어층
39 : 제 2 절연층 19, 41 : 메탈라인
상기의 목적을 달성하기 위한 본 발명의 반도체소자 배선구조는 반도체층상에 비아홀을 갖고 형성되는 제 1 절연층과, 상부에 디퓨젼 베리어층을 갖고 상기 비아홀내에 형성되는 플러그층과, 상기 디퓨젼 베리어층과 연결되며 상기 제 1 절연층과의 사이에 제 2 절연층을 사이에 두고 형성된 메탈라인을 포함하여 구성되고 본 발명의 반도체소자의 배선 형성방법은 반도체층상에 비아홀을 갖는 제 1 절연층을 형성한 후, 상기 비아홀내에 플러그층을 형성하는 공정과, 상기 플러그층을 포함한 전면을 N2플라즈마 처리하여 상기 플러그층의 계면에 디퓨젼 베리어층을 형성하고, 상기 제 1 절연층의 표면에는 실리콘 옥시 나이트라이트층을 형성하는 공정과, 상기 실리콘 옥시 나이트라이드층을 포함한 전면에 금속간절연막을 형성한 후 상기 비아홀보다 큰 폭으로 식각하여 상기 디퓨젼 베리어층 및 비아홀 주변의 실리콘 옥시 나이트라이드층을 노출시키는 공정과, 노출된 디퓨젼 베리어층 및 실리콘 옥시 나이트라이드층상에 메탈라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체소자 배선구조 및 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 반도체소자 배선구조 단면도이다.
도 2에 도시한 바와같이 본 발명의 반도체소자 배선구조는 비아홀을 갖고 반도체층(31)상에 형성된 제 1 절연층(33)과, 상부에 디퓨젼 베리어층(37a)을 갖고 상기 비아홀내에 형성된 플러그층(37)과, 상기 디퓨젼 베리어층(37a)을 제외한 제 1 절연층(33)의 표면상에 형성된 실리콘 옥시 나이트라이드층(33a)과, 상기 비아홀보다 큰 폭을 갖고 상기 디퓨젼 베리어층(37a)상에 형성된 메탈라인(41)을 포함하여 구성된다.
상기와 같이 구성된 본 발명에 따른 반도체소자 배선 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 3g는 본 발명에 따른 반도체소자 배선 형성방법을 설명하기 위한 공정단면도이다.
먼저, 도 3a에 도시한 바와같이 반도체층(31)상에 제 1 절연층(33)을 형성한 후, 식각공정을 이용하여 상기 반도체층(31)의 표면이 노출되도록 비아홀(35)을 형성한다.
여기서, 상기 제 1 절연층(33)의 물질은 실리콘산화물이다.
상기 비아홀(35)을 포함한 전면에 텅스텐을 증착한 후, 도 3b에 도시한 바와같이 상기 비아홀(35)내에만 남도록 상기 텅스텐을 에치백하여 텅스텐플러그층(37)을 형성한다.
이어, 도 3c에 도시한 바와같이 상기 텅스텐플러그층(37)을 포함한 전면을 N2플라즈마 처리하면, 상기 텅스텐플러그층(37)의 상부면에 디퓨젼 베리어층(37a)이 형성된다.
동시에 도 3d에 도시한 바와같이 상기 제 1 절연층(33)의 표면내에는 실리콘 옥시 나이트라이드층(33a)이 형성된다.
즉, 제 1 절연층(33)이 실리콘산화막이므로 여기에 N2플라즈마 처리를 하면 실리콘산화막과 N2가 반응하여 실리콘 옥시 나이트라이트(SiON)층(33a)이 된다.
이때, 상기 N2플라즈마는 통상의 식각챔버나 CVD챔버내에서 손쉽게 형성시킬 수 있으므로 기존에 비해 공정의 용이성을 개선시킬 수 있다.
그리고 상기 디퓨젼 베리어층(37a)은 상기 텅스텐플러그층(37)과 N2의 반응에 의해 WNx으로 이루어지며, 상기 텅스텐플러그층(37)과 디퓨젼 베리어층(37a)의 두께를 합한 것은 상기 제 1 절연층(33)의 두께보다 작다.
이어, 도 3e에 도시한 바와같이 상기 실리콘 옥시 나이트라이드층(33a)을 포함한 전면에 IMD(39)층을 형성한다.
그리고 포토에치공정을 이용하여 상기 비아홀(35)보다 더 큰 폭을 갖도록 상기 IMD층(39)을 선택적으로 식각하여 도 3f에 도시한 바와같이 디퓨젼 베리어층(37a) 및 소정의 실리콘 옥시 나이트라이드층(33a)의 표면을 노출시킨다.
이때 상기 IMD층(39)의 식각시 상기 디퓨젼 베리어층(37a)과 실리콘 옥시 나이트라이드층(33a)은 식각 스톱층 역할을 한다.
이어, 도 3g에 도시한 바와같이 상기 노출된 실리콘 옥시 나이트라이드층(33a)을 포함한 전면에 메탈을 증착 한 후 패터닝하여 메탈라인(41)면 본 발명의 반도체소자의 배선형성공정이 완료된다.
여기서, 상기 메탈라인(41)은 구리를 이용하며 패터닝시에는 CMP(Chemical Machanical Polishing)공정을 이용한다.
이상 상술한 바와같이 본 발명의 반도체소자 배선구조 및 배선 형성방법은 다음과 같은 효과가 있다.
첫째, N2플라즈마 처리를 이용하여 메탈라인과 텅스텐플러그층의 사이에 디퓨젼 베리어층을 형성하므로 공정의 용이성을 개선시킨다.
둘째, 디퓨젼 베리어층은 후에 메탈라인 형성시 메탈의 표면과 텅스텐플러그층과의 결합력을 향상시킨다.
셋째, 디퓨젼 베리어층과 실리콘 옥시 나이트라이드층은 금속간 절연막의 식각시 식각 스톱층으로 사용할 수 있다.

Claims (8)

  1. 반도체층상에 비아홀을 갖고 형성되는 제 1 절연층과,
    상기 비아홀내에 형성된 플러그층과,
    상기 플러그층상에 질소와 반응하여 형성된 디퓨젼 베리어층과,
    상기 제 1 절연층상에 상기 질소와 반응하여 형성된 제 2 절연층과,
    상기 디퓨젼 베리어층과 전기적으로 연결되며 상기 제 2 절연층상에 패터닝된메탈라인을 포함하여 구성되는 것을 특징으로 하는 반도체소자의 배선구조.
  2. 제 1 항에 있어서,
    상기 제 1 절연층의 두께는 상기 플러그층과 디퓨젼 베리어층의 높이를 합한 것보다 더 큰 것을 특징으로 하는 반도체소자의 배선구조.
  3. 제 1 항에 있어서,
    상기 디퓨젼 베리어층은 WNX인 것을 특징으로 하는 반도체소자의 배선구조.
  4. 제 1 항에 있어서,
    상기 메탈라인의 물질은 구리인 것을 특징으로 하는 반도체소자의 배선구조.
  5. 제 1 항에 있어서,
    상기 제 2 절연층은 실리콘 옥시 나이트라이드(SiON)인 것을 특징으로 하는 반도체소자의 배선구조.
  6. 반도체층상에 비아홀을 갖는 실리콘 산화막을형성한 후 상기 비아홀내에 플러그층을 형성하는 공정과,
    상기 플러그층을 포함한 실리콘산화막의표면을 N2플라즈마 처리하여 상기 플러그층의 계면에 디퓨젼 베리어층을 형성하고 상기 실리콘산화막의표면에는 실리콘 옥시 나이트라이드층을 형성하는 공정과,
    상기 실리콘 옥시 나이트라이드층을 포함한 전면에 금속간 절연막을 형성한 후 상기 비아홀보다 큰 폭으로 식각하여 상기 디퓨젼 베리어층 및 비아홀 주변의 실리콘 옥시 나이트라이드층을 노출시키는 공정과,
    노출된 디퓨젼 베리어층과 연결되도록 상기 실리콘 옥시 나이트라이드층상에 메탈라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  7. 제 6 항에 있어서,
    상기 메탈라인은 구리(Cu)를 사용하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  8. 제 6 항에 있어서,
    상기 플러그층의 물질은 텅스텐이고, 상기 디퓨젼 베리어층은 상기 텅스텐과 N2의 반응에 의해 형성되는 것을 특징으로 하는 반도체소자의 배선 형성방법.
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