KR100221656B1 - 배선 형성 방법 - Google Patents

배선 형성 방법 Download PDF

Info

Publication number
KR100221656B1
KR100221656B1 KR1019960047588A KR19960047588A KR100221656B1 KR 100221656 B1 KR100221656 B1 KR 100221656B1 KR 1019960047588 A KR1019960047588 A KR 1019960047588A KR 19960047588 A KR19960047588 A KR 19960047588A KR 100221656 B1 KR100221656 B1 KR 100221656B1
Authority
KR
South Korea
Prior art keywords
conductive material
forming
material layer
layer
pattern
Prior art date
Application number
KR1019960047588A
Other languages
English (en)
Other versions
KR19980028524A (ko
Inventor
전영권
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960047588A priority Critical patent/KR100221656B1/ko
Priority to DE19723096A priority patent/DE19723096B4/de
Priority to US08/937,589 priority patent/US5948705A/en
Priority to JP9290762A priority patent/JPH10125785A/ja
Publication of KR19980028524A publication Critical patent/KR19980028524A/ko
Application granted granted Critical
Publication of KR100221656B1 publication Critical patent/KR100221656B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 높은 종횡비를 갖는 접속 구멍에 배선을 형성하는 방법으로서, 접속 구멍을 매립하는 플러그를 형성하기 위하여 제1도전성 물질의 층을 형성하고 에치백할 때, 플러그의 표면이 절연막의 표면보다 낮아지지 아니하도록 단차 부분에 제1도전성 물질의 층이 잔류되도록 에치백하는 방법을 사용하여 단차피복성을 개선한다. 즉 절연막에 접속 구멍을 형성하고, 접속 구멍을 채우고 절연막을 덮는 제1도전성 물질층을 형성하고, 접속 구멍을 매립한 제1도전성 물질층의 표면이 접속 구멍의 표면보다 실질적으로 위 부분에 위치하도록 제1도전성물질층을 에치하고, 위공정 결과로 형성된 전체 표면에 제2도전성물질층을 형성하고 패터닝하여 제2도전성 물질 패턴을 형성함과 아울러, 제2도전성 물질 패턴 하부 이외의 부분에 위치하는 제1도전성물질층의 잔류막을 제거하여 배선을 형성한다.

Description

배선 형성 방법
제1a도 내지 제1d도는 종래의 배선 형성 방법을 설명하기 위한 기판 일부의 단면도.
제2a도 및 제2b도는 종래의 배선 형성 방법을 설명하기 위한 기판 일부의 단면도.
제3a도 내지 제3e도는 본 발명의 제1실시 예에 따른 배선 형성 방법을 설명하기 위한 기판 일부의 단면도.
제4a도 내지 제4e도는 본 발명의 제1실시예에 따른 배선 형성 방법을 설명하기 위한 기판 일부의 단면도.
본 발명은 반도체 집적 회로의 배선 형성 방법에 관한 것이며, 특히 도전성 물질을 접속 구멍에 실질적으로 매립하므로써 배선의 저항과 신뢰성을 개선할 수 있도록 한 배선 형성 방법에 관한 것이다.
알루미늄과 그 합금박막은 전기전도도가 높고, 건식식간에 의한 패턴 형성이 용이하며 실리콘산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하므로 반도체 회로의 배선 재료로서 널리 사용되어 왔다.
최근에 집적회로의 집적도가 크게 증가함에 따라 소자의 크기가 감소하고 배선패턴이 미세화 되고 다충화 되며, 표면의 단차가 크게 되는 부분이 발생되고, 접속구멍(Contact hole) 또는 비아홀(Via hole)의 종횡 비가 크게 된다.
따라서 이들 부분 즉, 단차가 심한 부분이라든지, 접속 구멍이나 비아홀에서의 단차피복성(step coverage) 이 배선 형성에서 중요하게 되었다.
기존의 금속 배선막 형성 방법인 스퍼터링(sputting) 방법을 적용하여 배선을 형성하면, 단차가 있거나 굴곡을 갖는 부분에서는 그림자 효과(Shadow Effect)에 의하여 국부적으로 배선막의 두께가 얇게 형성되는 경우가 발생되며, 특히 종횡비(Aspect Ratio)가 1 이상인 접속 구멍에서는 이 그림자 효과가 더욱 심각하게 나타난다.
그래서 이러한 물질적 증착 방법 대신에 균일한 두께로 증착할 수 있는 화학 기상 증착 방법이 도입되어 텅스텐(tungsten)막을 저압 화학 기상 증착(Low pressure chemical vapor deposition) 법으로 형성함으로서 단차피복성을 개선하는 연구가 진행되었다.
그러나 텅스텐 배선막은 알루미늄 배선박에 비하여 비저항(resistivity)이 2배 이상 되므로 배선막으로 적용하기가 어렵다. 따라서 접속 구멍에 매립층(plug)을 효과적으로 형성하는 방법의 개발이 계속 진행되고 있다.
지금까지 제안된 방법으로는 선택적 화학 기상 증착(selective CVD) 방법을 적용하여 접속 구멍 안에 노출된 기판을 통하여 선택적으로 텅스텐 막을 성장시키므로서 매립층을 형성하거나, 접속 구멍의 바닥면과 측벽에 배리어 금속막이나 점착용 층(glue layer)을 설치한다음 전면에 텅스텐막을 증착하고 증착 두께 이상으로 에치백하므로서 플러그를 형성하는 방법을 적용하는 것이었다.
그러나 이러한 선택적 화학 기상 증착 방법에 있어서는 절연막 위에는 성장이 일어나지 않도록 유지하는 것이 쉽고 않고, 전면 증착 후 에치백 하는 방법에서는 높은 종횡비(aspect ratio)를 갖는 접속 구멍에 신뢰성 있는 배리어층이나 접착층을 형성하는 것이 필요하다. 이를 위하여는 수직으로 내려오는 이온들만을 통과 시키도록 구성된 콜리메이터(collimator)를 이용하거나, CVD법을 적용하여 접속 구멍 밑면이나 측벽에 텅스텐의 핵생성이 일어날 수 있는 최소 두께 이상의 배리어층이나 확보하는 것이 중요하다.
한편 접속 구멍의 깊이는 절연막의 평탄화 정도에 따라 달라지므로 접속 구멍의 표면과 매립층의 표면은 실질적으로 같지 않게 되고 일반적으로는 매립층의 표면이 더 낮게 된다. 또 알루미늄을 스퍼터링으로 증착한 후 열처리하거나 고온에서 스퍼터링하여 접속 구멍에 매립하는 알루미늄 리플로우 기술은 기판의 온도를 500℃ 가까이 올려서 알루미늄 입자의 유동성(mobility)을 유발하여 접속 구멍에 흘러 들어가게 하는 방법을 이용한다. 그러나 이경우에는 알루미늄을 증착하기 전에 하지층으로서 Ti 이나 Tin 또는 이들의 적층막을 적용하게 되는데, 막의 단차 피복성과 그 표면 상태가 불량한 경우에는 접속 구멍 안에 틈새(void)가 잔류하거나 접속 구멍 측벽에서 단선이 일어나게 된다.
저 저항의 도전성 막으러 화학 기상 증착(CVD)법을 이용하여 접속 구멍에서의 단차 피복성을 개선하는 방법으로서는 알루미늄을 비롯하여 구리(copper)나 은(silver)등의 저 저항 물질을 적용하여 CVD법으로 형성할 수 있다. 예를 들어 알루미늄의 경우는 DMAH나 DMEAA소오스를 이용하는 것을 포함하며 구리인 경우에는 (hfac)Cu(TMVH) 등의 소스를 이용하는 것을 포함한다. 그러나 CVD 박막은 일반적으로 거칠기가 크므로 0.5㎛ 이하의 가는 선폭의 전도선을 가공하는 경우에는 전도선의 반사율과 저항이 악화되고, 균일한 굵기(integration) 등의 현상으로 신뢰성이 저하될 우려가 있다.
제1a도 내지 제1d도는 종래의 배선 형성 방법을 설명하기 위한 기판 일부의 단면도들이다.
이 예에서는, 먼저, 제1a도와 같이 기판(11) 상에 절연막(12)을 형성하고, 그 위에 하층 배선(13)을 형성한다. 그리고 절연막(14)으로 전체 표면을 덮은 다음 하층 배선(13)과 접속할 부위에 비아홀(Via-hole) 또는 접속 구멍(15)을 형성한다. 그리고 제1b도와 같이, 전도성물질층(16)을 형성하고 에치백하여 제1c도와 같이 비아홀에 전도물질로 된 플러그(17)를 형성한다.
이렇게 한후, 제1d도와 같이, 상층 배선을 위한 전도물질층을 전체 표면에 형성하고 패터닝하여 상층 배선(18)을 형성한다.
이러한 종래 방법에서는 플러그 형성을 위하여 에치백을 할 때 단차부에 도전성물질층(16)이 잔류하지 못하도록 하기 위하여 과도한 식각을 하게 되고, 그 결과 비아홀에 매립되는 플러그가 표면보다 낮아지게 된다.
제2a도 및 제2b도는 매립층의 비저항을 낮추기 위하여 매립층을 형성하는 동시에 전도선으로서 알루미늄 등의 CVD 막을 형성하는 경우의 종래 방법을 설명하기 위한 기판 일부분의 단면도들이다. 이방법에서는, 먼저, 도 2a도와 같이 기판(21) 상에 절연막(22)을 형성하고, 그 위에 하층 배선(23)을 형성한다. 그리고 절연막(24)으로 전체 표면을 덮은 다음, 하층 배선(23)과 접속할 부위에 비아홀(Vio-hole)(25)을 형성한다. 그리고 제2b도와 같이, 상층 배선 형성을 위하여 전도성물질층(26)을 전체 표면에 형성한 후 패터닝하여 상층 배선을 형성한다. 이 방법에서는 증착에 의하여 접속 구멍이 매립되므로 공정은 단순화될 수 있으나 막의 거칠기가 나쁘므로 신뢰성이 악화되는 결점이 있다.
이상 설명한 바와 같이 종래 기술에서 이용하고 있는, 접속 구멍에서의 도전성 물질의 단차 피복성을 개선하기 위하여 텅스텐 선택 증착법이나 전면 증착(blanket deposion)에 이은 에치백 공정을 적용하여 플러그(매립층)를 형성하는 경우에 있어서는, 접속 구멍의 깊이가 절연막의 평탄화 정도에 따라 달라지므로 접속 구멍의 표면과 형성된 매립층(플러그)의 표면이 실질적으로 같지 않게 되고, 일반적으로는 에치백할 때 과도 식각에 의하여 매립층의 표면이 더 낮아지게 되므로 그 위로 전도선이 형성될 때 전도선의 단차 피복성이 나빠지게 된다. 또 매립층의 비저항을 낮추기 위하여 매립층을 형성하는 동시에 전도선으로서 알루미늄 등의 CVD막을 형성하는 경우에는 막의 거칠기가 나쁘므로 배선의 신뢰성이 악화된다.
따라서, 본 발명의 목적은 높은 종횡비(aspect ratio)를 갖는 접속 구멍에 도전성 물질을 형성할 때 종래 기술의 문제점을 해결하여 단차 피복성(step coverage)을 개선하기 위한 방법을 제공하려는 것이다.
본 발명의 제1방법은 접속 구멍을 매립하는 플러그를 형성하기 위하여 제1도전성 물질의 층을 형성하고 에치백(etch back)할 때, 플러그의 표면이 절연막의 표면보다 낮아지지 아니하도록 단차 부분에 제1도전성 물질의 층이 잔류되도록 에치백 하는 방법을 사용하여 단차피복성을 개선한다.
또 본 발명의 제2방법은 접속 구멍을 매립하는 플러그를 형성하기 위하여 제1도전성 물질의 층을 형성하고 에치백(etch back)할때, 절연막의 표면에 제1도전성 물질의 층이 잔류될 만큼만 에치백하는 방법을 사용하여 단차피복성을 개선한다.
제1의 방법에서는 먼저 접속 구멍을 형성한 후에 제1도전성 물질의 층을 형성하고, 접속 구멍을 매립하는 제1도전성 물질층의 표면이 접속 구멍의 표면과 거의 일치될 정도로 하되, 단차 부분에 제1도전성물질의 층이 잔류되도록 제1도전성물질층을 에치백(etchback)하는 단계와, 그 위에 제2도전성물질층을 형성하고 패터닝하여 제2도전성 물질 패턴을 형성함과 아울러, 상기 제2도전성 물질 패턴 또는 제2도전성 물질의 패턴을 형성하기 위한 감광막 패턴을 마스크 층으로 이용하여 단차부에 잔류된 제1도전성 물질층의 잔류막을 제거하는 단계를 포함하여 이루어진다.
제2의 방법에서는 먼저 접속 구멍을 형성한 후에 제1도전성 물질의 층을 형성하고, 접속 구멍을 매립하는 제1도전성 물질층의 표면이 실질적으로 접속 구멍 주위의 표면보다 위 부분에 존재하도록 제1도전성물질층을 에치백(etchback)하는 단계와, 그 위에 제2도전성물질층을 형성하고 선택적으로 식각하여 제2도전성 물질의 패턴을 형성함과 아울러, 상기 제2도전성 물질의 패턴 또는 제2도전성 물질의 패턴을 형성하기 위한 감광막을 마스크층으로 이용하여 제2도전성물질층 하부 이외에 잔류하는 제 1도전성물질층을 제거하는 단계를 포함하여 이루어진다.
이때 제 1 및 제2방법에서 제1 및 제2도전성 물질의 층을 구성하는 주 성분 원소의 식각 선택성이 실질적으로 동일한 경우에는 제2도전성 물질의 패턴을 형성하는 단계에서 제1도전성 물질의 패턴이 동시에 형성되고, 만일 제1 및 제2도전성 물질의 층을 구성하는 주 성분 원소위 식각 선택성이 실질적으로 다른 경우에는 제2도전성 물질의 패턴을 형성하는 단계 후에 잔류하는 제1도전성물질층을 제거하는 단계를 실시한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제3a도내지 제3e도는 본 발명의 제1 실시예에 따른 배선 형성 방법을 설명하기 위한 기판 일부의 단면도이다.
먼저 제3a도와 같이, 소자 형성 공정을 마친 반도체 기판(31)위에 절연막(32)을 형성하고, 하층 배선(33)을 형성 한 후, 이를 전기적으로 절연시키기 위한 절연막(34)으로서 산화막(제1절연막)을 형성한다. 그리고 상층 배선과의 접속을 위하여 절연막(34)을 선택적으로 식각하여 접속 구멍(35)을 형성한다. 이렇게 하므로서 선택적으로 하층 배선(33)이 노출되도록 한다.
다음으로 제3b도와 같이, 절연막(34) 상에 W, AL Ag, Cu 와 같은 금속 또는 이를 주성분으로 하는 합금으로 제1도전성물질층(36)을 화학 기상 증착법(CVD)으로 1000-5000Å의 두께로 증착하여 접속 구멍(35)을 실질적으로 매립한다. 이때, 제1도전성물질층(36)의 증착 두께는 접속 구멍(35) 반지름의 두 배 이상이 되도록 조절한다.
이어서 제3c도와 같이, 제1도전성물질층(36)을 Cl, F 등을 포함하는 할로겐가스를 이용하여, 감광막 마스크를 적용하지 않고 에치백하거나, Ar 등의 불확성가스의 플라즈마를 이용하여 스퍼터 식각(Sputter etch)한다. 이때 식각되는 제1도전성물질층(36)의 양은, 실질적으로 플러그의 표면이 접속 구멍의 표면과 거의 일치되는 정도까지만 식각되도록 식각량을 결정한다. 이렇게 하면 기판 위에 부분적으로 제1도전성물질층이 잔류하게 되는데, 접속 구멍에는 매립층(플러그)(37)가 형성되고, 기타의 표면에는 단차를 갖는 부분에서는 측벽 형태로 제1도전성 물질의 잔류막(36)이 발생하게 된다.
다음에는 제3d도와 같이, 제3c도에서 보인 공정으로 발생된 표면의 전면에 Al, Ag, Cu와 같은 금속 또는 이를 주성분으로 하는 합금 등의 도전성물질층을 스퍼터링과 같은 물리적증착법 또는 화학기상증착(CVD) 등의 방법으로 1000-5000Å의 두께로 증착하여 제2도전성불질층(38)을 형성한다. 한편, 제1도전성 물질의 층과 제2도전성 물질의 층이 제2도전성 물질의 층이 제2도전성 물질층 (38)을 형성 할 때 혹은 이후 열처리 과정에서 반응하여 화합물을 형성하는 물질인 경우에는, 이들 사이의 반응을 억제하기 위하여 Tin, Tiw, WIN 등의 배리어 금속층을 개재시키는 공정을 추가하여도 된다. 제2도전성 물질의 층으로서 Al, CVD 말을 적용할 경우에는 MO (Metal Organic)CVD 장치를 이용하고 유기 금속 소스 가스로서 DMEAA (dimethylethylamine alane), 즉[(CH3)2(CH2CH2)N]AlH3를 버블러(bubbler)를 이용하여 운반용(carrier)가스를 통하여 혼입시키며, 압력은 0.5∼5 torr., 유량이 100∼100 sccm, 온도가 130∼170。C로 되도록 하여 형성한다. Cu CVD막을 적용하는 경우에는 소스로서 (HFAC)CU(TMVS) (hexafluroacetylacetonate Cu trimerthylvinysilane)와 같은 액체소오스나 Cu(hfac)2 등과 같은 고체 소오스를 이용하여 MO CVD로 형성한다.
그리고 나서 제2도전성물질층(38) 상에 배선 형성을 위한 감광막 패턴(39)을 형성하고 이를 마스크층으로서 이용하여 제2도전성 물질의 층을 식각하여 제2도전성 물질의 패턴(38) 즉 배선을 형성한다. 이때 제2 및 제2도전성 물질의 층을 구성하는 주성분 원소의 식각 선택성이 실질적으로 동일한 경우에는 제2도전성 물질의 패턴을 형성하기 위하여 식각할 때에 제1도전성 물질의 잔류막(36')이 동시에 식각 제거되도록 할 수 있다.
제1 및 제2도전성 물질의 층을 구성하는 주성분 원소의 식각 선택성이 실질적으로 상이한 경우에는, 보통 감광막 패턴(39)을 마스크로 이용하거나, 이 감광막 페턴을 제거한 후 제2도전성물질층의 패턴(38)을 마스크로 이용하여 잔류된 제1도전성 물질의 잔류막(36')을 식각하여 제거할 수도 있다. 예를 들어 플러그(37) 물질이 텅스텐이고 제2도전성 물질이 알루미늄 함금막인 경우에는 Cl2등을 포함하는 가스를 이용한 프라즈마를 적용하여 제2도전성 물질의 패턴을 형성한 다음, 감광막이나 알루미늄 합금막 패턴을 마스크층으로 이용하고 SF6등을 포함하는 가스를 이용한 프라즈마를 적용하여 잔류된 텅스텐 막을 식각하여 제거한다.
이와 같이 감광막 패턴(39)과 제1도전성 물질의 잔류막(36')가 제거된 상태가 제3e도와 같이 된다.
위와 같은 방법으로 제1도전성 물질로된 제2도전성 물질로 된 전도선으로 구성되는 배선을 형성하면, 접속 구멍에서의 우묵하게 들어간 곳(recess)을 실질적으로 방지하여 접속 구멍에서의 단차 피복성이 악화되는 것을 방지할 수 있으므로 배선의 신뢰성이 개선된다. 특히 제1도전성 물질을 알루미늄 CVD법으로 형성하면 매립층의 저항을 더욱 낮출 수 있다.
제1도전성 물질로 된 매립층을 접속 구멍을 충분히 메울 수 있도록 형성하고 그위에 제2도전성 물질로 된 배선을 형성하면, 접속 구멍에서의 단차 피복성이 악화되는 것을 방지할 수 있으므로 배선의 신뢰성이 개선된다. 특히 제1도전성 물질을 알루미늄 CVD법으로 형성하면 매립층의 저항을 더욱 낮출 수 있다. 또 본 발명은 매립층 위에 전도선을 형성하는 기술로서 종래와 같은 물리적 증착법인 스퍼터링을 적용할 수 있으므로 공정의 적용성이 개선된다.
제4a도 내지 제4e도는 본 발명의 제2실시예인 배선 형성 방법을 설명하기 위한 기판 일부의 단면도이다. 제2실시예는 위에서 설명한 제1실시예와 대체로 같은 방법으로 배선을 형성하지만 제1도전성물질층을 에치백하여 플러그를 형성할 때, 접속 구멍의 입구가 노출되지 아니하는 정도로 에치백하는 점에서 차이가 난다.
이 예에서도 제4a도와 같이, 소자 형성 공정을 마친 반도체 기판(41)위에 절연막(42)을 형성하고, 하층 배선(43)을 형성 한 후, 이를 전기적으로 절연시키기 위한 절연막(44)으로서 산화막(제1절연막)을 형성한다. 그리고 상층 배선과의 접속을 위하여 절연막(44)을 선택적으로 식각하여 접속 구멍(45)을 형성한다.
다음으로 제4b도 같이, 절연막(44) 상에 W, Al, Ag, Cu와 같은 금속 또는 이를 주성분으로 하는 합금으로 제1도전성물질층(46)을 화학 기상 증착법(CVD)으로 1000-5000Å의 두께로 증착하여 접속 구멍(45)을 실질적으로 매립한다.
이어서, 제4c도와 같이, 제1도전성물질층(46)을 Cl, F 등을 포함하는 할로겐가스를 이용하여, 감광막 마스크를 적용하지 않고 에치백 하거나, Ar 등의 불활성가스의 플라즈마를 이용하여 스퍼터 식각(sputter etch) 한다. 이때 식각되는 제1도전성물질층의 식각 량은, 실질적으로 플러그의 표면이 접속 구멍의 표면 보다 높이 위치하도록 식각 량을 결정된다. 이렇게 하면 기판 위에 전반적으로 제1도전성 물질층이 잔류하게 되는데, 접속 구멍에는 매립층(플러그)(47)가 형성되고, 기타의 표면에는 제1도전성 물질의 잔류막(46')이 발생하게 된다.
다음에는 제4d도와 같이, 제4c도에서 보인 공정으로 발생된 표면의 전면에 제2도전성물질층으로서 Al, Ag, Cu와 같은 금속 또는 이를 주성분으로 하는 합금 등의 도전성물질층을 스퍼터링과 같은 물리적 증착법 또는 화학 기상 증착(CVD)등의 방법으로 1000-5000Å의 두께로 증착한다. 한편 제1도전성 물질의 층과 제2도전성 물질의 층이 제2도전성 물질을 형성 할 때 혹은 이루 열처리 과정에서 반응하여 화합물을 형성하는 물질인 경우에는, 이들 사이의 반응을 억제하기 위하여 Tin, Tiw, WN 등의 배리어 금속층을 개재시키는 공정을 추가하여도 된다. 제2도전성 물질의 층으로서 AL CVD 막을 적용할 경우에는 CVD 장치를 이용하고, 유기 금속소스 가스로서 DMEAA를 운반용(carrier)가스를 통하여 혼입시키며, 압력은 0.5∼5 torr., 유량이 100∼1000 sccm, 온도가 130∼170℃로 되도록 하여 형성한다. Cu CVD막을 적용하는 경우에는 소스로서 (HFAC)Cu(TMVS)와 같은 액체 소오스나 Cu(hfac)2등과 같은 고체 소오스를 이용하여CVD 로 형성한다.
그리고 나서 배선 형성을 위한 감광막 패턴(49)을 잔류막(46') 상의 접속 구멍(45)과 대응하는 부분에 형성하고, 이를 마스크 층으로서 이용하여 제2도전성 물질의 층을 식각하여 제2도전성 물질의 패턴(48)즉 배선을 형성한다. 이때 제1 및 제2도전성 물질의 층을 구성하는 주성분 원소의 식각 선택성이 실질적으로 동일한 경우에는 제2도전성 물질의 패턴을 형성하기 위하여 식각할 때에 제1도전성 물질의 잔류막(46')도 동시에 식각된다. 즉 제1도전성 물질의 층과 제2도전성 물질의 층이 모두 알루미늄 합금 물질인 경우에는 제2도전성 물질의 패턴을 형성할 때 Cl2가스를 이용하여 이방성 식각을 하게 되므로 플러그를 형성할 때 잔류되었던 잔류막(46')이 동시에 식각 제거되도록 할 수 있다. 제1 및 제2도전성 물질의 층을 구성하는 주성분 원소의 식각 선택성이 실질적으로 상이한 경우에는, 보통 감광막 패턴(49)을 마스크층으로 이용하거나, 이 감광막 패턴을 제거한 후 제2도전성 물질층의 패턴(48)을 마스크로 이용하여 잔류된 제1도전성 물질의 잔류막(46')을 식각하여 제거할 수도 있다.
이와 같이 감광막 패턴(49)과 제1도전성 물질의 잔류막(46') 가 제거된 상태가 제4e도와 같이 된다.
위와 같은 방법으로 제1도전성 물질로된 매립층과 제2도전성 물질로 된 전도선으로 구성되는 배선을 형성하면, 접속 구멍에서의 단차 피복성이 악화되는 일이 발생되지 아니하므로 배선의 신뢰성이 개선된다.
이상 설명한 바와 같이, 접속 구멍에서의 단차 피복성이 악화되는 것을 방지할 수 있으므로 배선의 신뢰성을 향상시킬 수 있다.

Claims (15)

  1. 배선 형성 방법으로서, 1) 도전층을 갖는 기판 위에 단차부를 포함하는 절연막을 형성하는 공정과, 2) 상기 절연막에 접속 구멍을 형성하는 공정과, 3) 상기 절연막에 상에 상기 접속 구멍을 채워 상기 도전층과 접촉되게 제1도전성 물질층을 형성하는 공정과, 4) 상기 제1도전성 물질층을 에치하여 상기 접속구멍 내에 플러그를 형성하되, 상기 절연막 상의 상기 단차부에 상기 제1도전성 물질층의 잔유물이 발생되어도 상기 플러그의 표면이 상기 접속 구멍의 표면과 거의 일치될 정도로 에치하는 공정과, 5) 상기 절연막 상에 제2도전성물질층을 형성하고 상기 플러그와 대응하는 부분만 잔류하도록 패터닝하여 제2도전성 물질 패턴을 형성하고 상기 절연막 상의 상기 제2도전성 물질 패턴 하부 이외의 상기 단차부에 잔류하는 상기 제1도전성물질층의 잔유물을 제거하는 공정을 포함하여 이루어지는 배선 형성 방법.
  2. 제1항에 있어서, 상기 3) 공정에서 제1도전성 물질층은 W, Al, Ag, Cu 등의 금속 중에서 선택된 하나이거나 이들의 합금으로 형성하는 것을 특징으로 하는 배선 형성 방법.
  3. 제1항에 있어서, 상기 4)공정에서 제1도전성 물질 층을 에치백 공정으로 식각하는 것 특징으로 하는 배선 형성 방법.
  4. 제1항에 있어서, 상기 5)공정에서 제2도전성 물질층을 스퍼터링이나 화학 기상 중측법으로 형성하는 것을 특징으로 하는 배선 형성 방법.
  5. 제1항에 있어서, 상기 제1 및 제2도전성 물질층을 구성하는 주 성분 원소의 식각 선택성이 거의 동일한 물질이고, 상기 제2도전성 물질 패턴을 형성할 때, 상기 제1도전성 물질의 잔류막까지 동시에 식각하여 배선 패턴을 형성하는 것을 특징으로 배선 형성 방법.
  6. 제1항에 있어서, 상기 제1 및 제2도전성 물질층을 구성하는 주 성분원소의 식각 선택성이 서로 다른 물질이고, 상기 제2도전성 물질 패턴을 형성한 후, 제2도전성 물질 패턴을 마스크로 이용하여 잔류하는 제1도전성물질층을 식각하는 것을 특징으로 하는 배선 형성 방법.
  7. 제1항에 있어서, 상기 제1 및 제2도전성 물질층을 구성하는 주 성분 원소의 식각 선택성이 서로 다른 물질이고, 상기제2도전성 물질 패턴을 형성한 후, 제2도전성물질패턴을 형성할 때 사용된 마스크를 이용하여 잔류하는 제1도전성물질층을 식각하는 것을 특징으로 하는 배선 형성 방법.
  8. 배선 형성 방법으로서, 1) 도전층을 갖는 기판 위에 절연막을 형성하는 공정과, 2) 상기 절연막에 접속 구멍을 형성하는 공정과, 3) 상기 절연막 상에 상기 접속 구멍을 채워 도전층과 접촉되게 제1도전성물질층을 형성하는 공정과, 4)상기 제1도전성물질층을 에치하여 상기 접속 구멍내에 플러그를 형성하되, 상기 제1도전성물질층을 상기 절연막이 노출되지 않고 잔류하도록 에치하는 공정과, 5) 상기 공정 결과로 형성된 전체 표면에 제2도전성물질층을 형성하고 패터닝하여 제2도전성 물질 패턴을 형성하고 상기 제2도전성물질패턴 하부 이외의 부분에 위치하는 제1도전성 물질층의 잔류막을 제거하는 공정을 포함하여 이루어지는 배선 형성 방법.
  9. 제8항에 있어서, 상기 3) 공정에서 제1도전성물질층은 W, Al, Ag, Cu 등의 금속 중에서 선택된 하나이거나 이들의 합금으로 형성하는 것을 특징으로 하는 배선 형성 방법.
  10. 제8항에 있어서, 상기 4) 공정에서 제1도전성 물질층 에치백 공정으로 식각하는 것을 특징으로 하는 배선 형성 방법.
  11. 제8항에 있어서, 상기 5)공정에서 제2도전성 물질층을 스퍼터링이나 화학 기상 증착법으로 형성하는 것을 특징으로 하는 배선 형성 방법.
  12. 제8항에 있어서, 상기 제1 및 제2도전성 물질층을 구성하는 주 성분 원소의 식각 선택성이 거의 동일한 물질이고, 상기 제2도전성 물질 패턴을 형성할 때, 상기 제1도전성 물질의 잔류막까지 동시에 식각하여 배선 패턴을 형성하는 것을 특징으로 하는 배선 형성 방법.
  13. 제8항에 있어서, 상기 제1 및 제2도전성 물질층을 구성하는 주 성분원소의 식각 선택성이 서로 다른물질이고, 상기 제2도전성 물질 패턴을 형성한 후, 제2도전성 물질 패턴을 마스크로 이용하여 잔류하는 제1도전성물질층을 식각하는 것을 특징으로 하는 배선 형성 방법.
  14. 제 8항에 있어서, 상기 제1 및 제2도전성 물질층을 구성하는 주 성분 원소의 식각 선택성이 서로 다른 물질이고, 상기 제2도전성 물질 패턴을 형성한 후, 제2도전성 물질 패턴을 형성할 때 사용된 마스크를 이용하여 잔류하는 제1도전성물질층을 식각하는 것을 특징으로 하는 배선 형성 방법.
  15. 제8항에 있어서, 상기 제1도전성 물질층을 에치한 후 상기 한 후 제2도전성 물질층을 형성하기 전에 이들 두층 사이의 반응을 억제하기 위하여 Tin, Tiw, WN 등의 배리어 금속층을 형성하여 두층 사이에 개재시키는 공정을 추가하는 것을 특징으로 하는 배선 형성 방법.
KR1019960047588A 1996-10-23 1996-10-23 배선 형성 방법 KR100221656B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960047588A KR100221656B1 (ko) 1996-10-23 1996-10-23 배선 형성 방법
DE19723096A DE19723096B4 (de) 1996-10-23 1997-06-02 Verfahren zum Bilden einer Verbindungsleitung
US08/937,589 US5948705A (en) 1996-10-23 1997-09-29 Method of forming interconnection line
JP9290762A JPH10125785A (ja) 1996-10-23 1997-10-23 半導体集積回路の配線形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960047588A KR100221656B1 (ko) 1996-10-23 1996-10-23 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR19980028524A KR19980028524A (ko) 1998-07-15
KR100221656B1 true KR100221656B1 (ko) 1999-09-15

Family

ID=19478517

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960047588A KR100221656B1 (ko) 1996-10-23 1996-10-23 배선 형성 방법

Country Status (4)

Country Link
US (1) US5948705A (ko)
JP (1) JPH10125785A (ko)
KR (1) KR100221656B1 (ko)
DE (1) DE19723096B4 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202497B2 (en) * 1997-11-27 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4014710B2 (ja) 1997-11-28 2007-11-28 株式会社半導体エネルギー研究所 液晶表示装置
US6509266B1 (en) 2001-04-02 2003-01-21 Air Products And Chemicals, Inc. Halogen addition for improved adhesion of CVD copper to barrier
JP4202091B2 (ja) * 2002-11-05 2008-12-24 株式会社半導体エネルギー研究所 アクティブマトリクス型液晶表示装置の作製方法
US7384862B2 (en) 2003-06-30 2008-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor device and display device
JP2006054251A (ja) * 2004-08-10 2006-02-23 Toshiba Corp 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03244130A (ja) * 1990-02-22 1991-10-30 Sony Corp 半導体装置の製造方法
JPH04225550A (ja) * 1990-12-27 1992-08-14 Sony Corp メタルプラグの形成方法
JPH08125013A (ja) * 1994-10-20 1996-05-17 Kawasaki Steel Corp 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0234407A1 (en) * 1986-02-28 1987-09-02 General Electric Company Method filling interlevel dielectric via or contact holes in multilevel VLSI metallization structures
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US4829024A (en) * 1988-09-02 1989-05-09 Motorola, Inc. Method of forming layered polysilicon filled contact by doping sensitive endpoint etching
DE4200809C2 (de) * 1991-03-20 1996-12-12 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement
FR2675263B1 (fr) * 1991-04-15 1994-08-05 Lorraine Laminage Procede et dispositif de controle non destructif par ultrasons de pieces en materiaux refractaires.
JP3216104B2 (ja) * 1991-05-29 2001-10-09 ソニー株式会社 メタルプラグ形成方法及び配線形成方法
EP0571691B1 (en) * 1992-05-27 1996-09-18 STMicroelectronics S.r.l. Metallization over tungsten plugs
JP3240724B2 (ja) * 1993-02-09 2001-12-25 ソニー株式会社 配線形成方法
JPH0817927A (ja) * 1994-06-28 1996-01-19 Nippon Steel Corp 半導体装置の製造方法
US5521119A (en) * 1994-07-13 1996-05-28 Taiwan Semiconductor Manufacturing Co. Post treatment of tungsten etching back
EP0697730B1 (en) * 1994-08-05 1999-11-24 International Business Machines Corporation Method of forming an Al-Ge alloy with WGe polishing stop

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03244130A (ja) * 1990-02-22 1991-10-30 Sony Corp 半導体装置の製造方法
JPH04225550A (ja) * 1990-12-27 1992-08-14 Sony Corp メタルプラグの形成方法
JPH08125013A (ja) * 1994-10-20 1996-05-17 Kawasaki Steel Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US5948705A (en) 1999-09-07
KR19980028524A (ko) 1998-07-15
JPH10125785A (ja) 1998-05-15
DE19723096A1 (de) 1998-05-07
DE19723096B4 (de) 2005-09-29

Similar Documents

Publication Publication Date Title
KR100215846B1 (ko) 반도체장치의 배선형성방법
US7470612B2 (en) Method of forming metal wiring layer of semiconductor device
US20020024142A1 (en) Semiconductor device and manufacturing method of the same
EP1570517B1 (en) A method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
US6169024B1 (en) Process to manufacture continuous metal interconnects
KR100220935B1 (ko) 메탈 콘택 형성방법
JPH10189733A (ja) 多孔性誘電体の金属被覆法
KR100226742B1 (ko) 반도체 소자의 금속배선 형성 방법
JP2001237311A (ja) 半導体素子の配線形成方法
JP3391933B2 (ja) 半導体素子とその製造方法
KR100221656B1 (ko) 배선 형성 방법
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR100186509B1 (ko) 반도체장치의 배선 형성방법
KR100189967B1 (ko) 반도체장치의 다층배선 형성방법
KR100195330B1 (ko) 반도체 집적회로 배선구조 및 그의 형성방법
KR100196228B1 (ko) 반도체 집적회로의 배선 형성방법
JP3119198B2 (ja) 半導体装置の製造方法
KR100396684B1 (ko) 반도체장치의금속배선형성방법
KR100256825B1 (ko) 반도체소자의 금속배선 형성방법
KR100197992B1 (ko) 반도체 소자의 금속배선 형성방법
KR920008842B1 (ko) 반도체장치의 금속배선막 도포방법
KR0179293B1 (ko) 반도체 소자의 금속배선 구조 및 형성방법
KR950003222B1 (ko) 반도체 장치의 제조방법
KR100580793B1 (ko) 반도체 소자의 콘택 홀 매립방법
KR100236071B1 (ko) 반도체 장치의 금속 배선 및 그의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120524

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee