KR100580793B1 - 반도체 소자의 콘택 홀 매립방법 - Google Patents

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Abstract

본 발명은 콘택 홀에 증착되는 텅스텐의 양을 최소화하고 구리와 텅스텐을 콘택 홀에 동시에 매립하는 방법에 관한 것이다.
본 발명의 반도체 소자의 콘택 홀 매립방법은 반도체 소자의 콘택 홀 매립방법에 있어서, 반도체 기판 상에 형성된 소정의 층간 절연막을 선택 식각하여 콘택홀을 형성하는 단계; 상기 형성된 콘택홀에 배리어 금속층을 증착하는 단계; 상기 배리어 금속층이 증착된 콘택홀에 텅스텐을 매립하고 평탄화 공정을 수행하는 단계; 상기 매립된 텅스텐을 에치백 공정으로 배리어 금속층과의 식각율을 제어하면서 소정의 두께로 식각하는 단계; 및 상기 식각된 텅스텐 상부에 구리를 증착하여 콘택홀을 매립하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 콘택 홀 매립방법은 콘택 홀에 매립되는 텅스텐의 양을 최소한으로 줄여 콘택의 저항을 줄임으로써 반도체 소자의 성능을 향상시킬 수 있다.
콘택 홀, 콘택 플러그, 텅스텐, 구리

Description

반도체 소자의 콘택 홀 매립방법{Method for fabricating tungsten plug of semiconductor device}
도 1은 종래 기술에 의한 반도체 소자 콘택 홀 구조를 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 콘택 홀 형성방법을 나타낸 공정도.
본 발명은 반도체 소자의 콘택 홀 매립방법에 관한 것으로, 보다 자세하게는 금속배선 공정 중 저항값이 비교적 높은 텅스텐의 두께를 최소화하여 콘택 홀에 배선 금속과 텅스텐을 동시에 매립함으로써 콘택의 저항을 줄인 콘택 홀 형성방법에 관한 것이다.
종래의 반도체 소자의 금속배선 형성방법은 도 1을 참조하여 개략적으로 설명한다.
먼저 반도체 소자가 형성된 실리콘웨이퍼나 하부 금속 배선층 등의 하부 도 전막과 상부 금속 배선층을 전기적으로 절연하기 위해 증착된 층간 절연막(IMD : Inter-Metal Dielectric)을 선택적으로 패터닝(patterning)하여 하부 도전막의 일부가 드러나도록 콘택(contact) 홀 또는 비아(via)를 형성한 다음, 콘택 홀 또는 비아 홀이 형성된 층간 절연막 전면에 스퍼터링(sputtering) 방법에 의해 배리어(barrier) 금속막으로 티타늄/티타늄나이트라이드(Ti/TiN) 박막(101)을 증착한다. 그리고, 티타늄/티타늄나이트라이드 박막이 형성된 층간 절연막 전면에 블랑켓(blanket) 텅스텐 화학 기상 증착(chemical vapor deposition, CVD) 방법으로 텅스텐 박막(102)을 증착하여 콘택 홀 또는 비아 홀이 텅스텐 박막으로 완전히 매립되도록 한다. 이후, 배리어 금속막의 티타늄나이트라이드 박막을 식각 정지막으로 SF6 가스를 에천트(etchant)로 한 플라즈마 텅스텐 에치백(etchback) 공정을 실시하고, 이후 세정 공정을 거쳐 구리, 알루미늄을 포함하는 금속 배선(103)을 형성한다.
상기의 콘택 플러그를 형성하는 텅스텐은 고용점의 내열 금속으로 실리콘과의 열적 안정성이 우수하며, 접촉 저항 특성이 비교적 좋기 때문에 단차 피복성(step coverage)을 개선하기 위하여 사용되고 있다.
금속 벌크 비저항(μΩ·㎝) 박막 비저항(μΩ·㎝)
Ag 1.6
Cu 1.7 2.1
Au 2.4 4.1
Al 2.65 2.7
Mo 5.2 7.5-12
W 5.6 10-14
WSi2 12.5 26-100
TiSi2 16.7 17-25
MoSi2 21.6 40-100
TaSi2 38 35-60
그러나, 상기의 텅스텐은 표 1에 나타낸 바와 같이 구리나 알루미늄에 비하여 저항값이 4배 가량 높기 때문에 소자의 크기가 작아질수록 소자의 성능을 낮추는 요인으로 작용하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 텅스텐 콘택 플러그의 양을 최소한으로 줄이고 콘택에 금속배선과 텅스텐을 동시에 매립함으로써 콘택 저항을 줄여 향상된 반도체 소자의 성능을 향상시킨 반도체 소자의 콘택 홀 매립방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자의 콘택 홀 매립방법에 있어서, 반도체 기판 상에 형성된 소정의 층간 절연막을 선택 식각하여 콘택홀을 형성하는 단계; 상기 형성된 콘택홀에 배리어 금속층을 증착하는 단계; 상기 배리어 금속층이 증착 된 콘택홀에 텅스텐을 매립하고 평탄화 공정을 수행하는 단계; 상기 매립된 텅스텐을 에치백 공정으로 배리어 금속층과의 식각율을 제어하면서 소정의 두께로 식각하는 단계; 및 상기 식각된 텅스텐 상부에 구리를 증착하여 콘택홀을 매립하는 단계로 이루어진 반도체 소자의 콘택 홀 매립방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 콘택 홀 형성방법을 나타낸 공정도이다.
우선, 도 2a는 반도체 소자가 형성된 실리콘 웨이퍼나 하부 금속 배선층 등의 하부 도전막과 상부 금속 배선층을 전기적으로 절연하기 위해 증착된 층간절연막을 선택적으로 패터닝하여 하부 도전막의 일부가 드러나도록 콘택 홀(200)을 형성한 것을 나타낸 것이다.
다음, 도 2b와 같이 콘택 홀이 형성된 층간 절연막 전면에 스퍼터링(sputtering) 방법에 의해 배리어 금속층으로 탄탈나이트라이드/탄탈 (TaN/Ta) 박막(201)을 150±10Å/150±10Å의 두께로 증착한다. 이 때 배리어 금속층을 기존의 티타늄/티타늄나이트라이드를 사용하게 되면 금속배선으로 구리를 사용할 경우 구리가 산화막 안으로 침투되어 신뢰성 문제를 발생시킬 수 있다. 그리고, 상기 배리어 금속층의 전면에 화학 기상 증착법 등으로 텅스텐 박막(202)이 콘택 홀에 완전히 매립되도록 하고 평탄화 공정을 실시한다.
이후, 도 2c에 나타낸 공정과 같이 배리어 금속층의 탄탈을 식각 정지막으로 한 후 SF6 가스를 에천트로 하여 플라즈마 텅스텐 에치백 공정을 실시한다.
에치백 공정은 좀더 상세하게는 고밀도 플라즈마 챔버에서 압력을 200 내지 220mTorr로 유지시킨 다음, 250 내지 675W의 파워를 인가한다. 반응 가스로는 아르곤(Ar) 가스와 SF6 가스를 각각 70 내지 120sccm, 120 내지 150sccm 정도를 주입하여 층간절연막 아래까지 텅스텐을 에치백한다. 이때 아르곤 가스는 반응 가스인 SF6 가스를 활성화시키는 역할을 한다.
여기에서 텅스텐이 식각되는 속도와 배리어 금속층이 식각되는 속도가 다른 점에 착안하여 탄탈이 드러나는 시점까지 텅스텐을 에치백하여 콘택 홀에 매립되는 텅스텐의 양을 조절한다.
실시예로 식각율을 예로 들면 다음과 같다.
챔버의 압력이 220mTorr, RF 파워 675W가 인가된 경우 SF6 가스를 120sccm으로, 아르곤 가스를 120sccm 으로 주입하게 되면 텅스텐의 식각 속도는 4000±300Å/min이고, 탄탈나이트라이드/탄탈의 식각 속도는 40Å/min 이하이다.
또 챔버의 압력이 220mTorr, RF 파워 270W가 인가된 경우 SF6 가스를 70sccm으로, 아르곤 가스를 150sccm 으로 주입하게 되면 텅스텐의 식각 속도는 1600±200Å/min이고, 탄탈나이트라이드/탄탈의 식각 속도는 16Å/min 이하가 된다.
즉, 배리어 금속층의 두께에 따라 식각되는 텅스턴의 양을 조절할 수 있다.
마지막으로 도 2d와 같이 텅스턴 플러그 상부에 구리 또는 알루미늄 배선 금속(203)을 증착하고 평탄화 공정을 실시하여 콘택 홀에 텅스텐과 배선 금속을 동시에 매립한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 콘택 홀 매립방법은 텅스텐 콘택 플러그의 양을 최소한으로 줄이고 콘택에 금속배선과 텅스텐을 동시에 매립함으로써 소자의 집적화와 저전력에서 빠른 처리속도가 요구되는 반도체 소자의 콘택 저항을 개선시킬 수 있는 효과가 있다.

Claims (8)

  1. 반도체 소자의 콘택 홀 매립방법에 있어서,
    반도체 기판 상에 형성된 소정의 층간 절연막을 선택 식각하여 콘택홀을 형성하는 단계;
    상기 형성된 콘택홀에 배리어 금속층을 TaN/Ta로 증착하는 단계;
    상기 배리어 금속층이 증착된 콘택홀에 텅스텐을 매립하고 평탄화 공정을 수행하는 단계;
    상기 매립된 텅스텐을 에치백 공정으로 배리어 금속층과의 식각율을 제어하면서 소정의 두께로 식각하는 단계; 및
    상기 식각된 텅스텐 상부에 구리를 증착하여 콘택홀을 매립하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 콘택 홀 매립방법.
  2. 제 1항에 있어서,
    상기 배리어 금속층은 탄달나이트라이드/탄달(TaN/Ta) 박막을 150±10Å/150±10Å의 두께로 증착됨을 특징으로 하는 반도체 소자의 콘택 홀 매립방법.
  3. 제 1항에 있어서,
    상기 콘택홀에 매립되는 구리와 텅스텐의 두께 비율은 배리어 금속층의 증착두께에 따라 결정됨을 특징으로 하는 반도체 소자의 콘택 홀 매립방법.
  4. 제 1항에 있어서,
    상기 에치백 공정은 식각 가스로 SF6를 이용함을 특징으로 하는 반도체 소자의 콘택 홀 매립방법.
  5. 제 1항에 있어서,
    상기 에치백 공정은 상기 배리어 금속층의 하부 Ta을 식각 정지막으로 함을 특징으로 하는 반도체 소자의 콘택 홀 매립방법.
  6. 제 1항에 있어서,
    상기 에치백 공정은 아르곤과 SF6 반응 가스, 고밀도 플라즈마 챔버에서 200 내지 220 mTorr의 압력, 250 내지 675W의 파워의 공정 조건을 이용함을 특징으로 하는 반도체 소자의 콘택 홀 매립방법.
  7. 제 6항에 있어서,
    상기 아르곤 가스는 70 내지 120sccm, 상기 SF6 가스는 120 내지 150sccm으로 주입되는 것을 특징으로 하는 반도체 소자의 콘택 홀 매립방법.
  8. 삭제
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