KR100325597B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents
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Abstract
반도체 소자의 콘택홀 형성방법에 관한 것으로, 콘택홀 형성시, 베리어 메탈인 티타늄막과 질화티타늄막의 형성을 종래의 2단계 스퍼터링에 의한 증착과는 달리, 티타늄막 만을 증착한 후, 질소 플라즈마 처리에 의해 티타늄막 표면에 질화티타늄막을 형성함으로써, 콘택홀 상부가 하부보다 두껍게 증착되는 것을 최소화하여 텅스텐 증착시 콘택홀 내부에 발생되는 보이드를 방지할 수 있으며, 콘택홀 내벽에 균일한 질화티타늄막을 형성할 수 있어 베리어막의 특성을 향상시킬 수 있을 뿐만 아니라 종래의 공정에서 질화티타늄막의 증착 과정을 생략할 수 있어 제조 원가를 절감한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 콘택홀 형성방법에 관한 것이다.
최근, 반도체 집적회로가 고집적화됨에 따라 제한된 면적 내에서 배선과 배선을 효과적으로 연결하는 방법들이 제시되고 있다. 그 중, 집적 회로에서의 배선을 다층화하는 다층 배선 방법이 주로 사용되고 있는데, 반도체 소자간에 배선이 통과되는 공간을 고려할 필요가 없기 때문에 반도체 칩의 크기를 작게 가져갈 수 있다. 그러나, 배선 간의 교차부인 콘택홀에서의 단차에 의해 생기는 스텝 커버리지 불량이나 접촉 불량 등이 문제가 되고 있다.
그러면, 도 1을 참조하여 종래의 베리어 메탈 증착 방법에 따라 금속 배선 간 및 금속 배선과 실리콘웨이퍼의 소자 전극을 연결하기 위한 콘택홀을 형성하는 방법을 설명한다.
도 1에 도시한 바와 같이, 하부 금속 배선층이나 실리콘웨이퍼(1) 상부에 TEOS(thetraethyle orthosilicate)막 또는 BPSG(boron phosphorus silicate glass)막 등으로 이루어진 층간 절연막(2)을 증착한다.그리고, 포토리소그래피(photolithography) 공정에 의해 층간 절연막(2)을 선택적으로 식각하여 하부 금속 배선층과 상부 금속 배선층의 연결 및 실리콘웨이퍼의 소자 전극과 상부 금속 배선층의 연결을 위한 콘택홀(또는 via)을 형성한다.이후, 콘택홀 사이즈가이며, 메탈 콘택 사이즈가인 조건에서, 스퍼터링 방법으로 티타늄(Ti)막(3)을 380Å의 두께로 증착하고, 그 상부에 스퍼터링 방법으로 질화티타늄(TiN)막(4)을 1200Å의 두께로 증착한다.그리고, 어닐링(annealing)을 실시하여 전기적 접촉 특성을 향상시키기 위한 오믹 접촉 실리사이드를 형성하고, 화학 기상 증착(CVD ; chemical vapor deposition) 방식으로 금속 플러그 형성을 위한 텅스텐(W)막(5)을 4500Å의 두께로 증착한 후, 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정에 의해 평탄화함으로써, 금속 배선 간 연결 및 금속 배선과 실리콘웨이퍼의 반도체 소자 전극 연결을 위한 콘택홀을 완성한다.
이와 같은 종래의 방법에서 티타늄막 및 질화티타늄막의 베리어 메탈을 증착하는 것은, 첫째, 텅스텐 플러그 증착시 사용되는 WF6가스에 포함된 불소(F)에 의해 콘택홀 측벽의 층간 절연막 및 하부벽의 금속 배선층 또는 실리콘웨이퍼의 손상을 방지하기 위한 베리어층으로 이용하기 위한 것이고, 둘째, 증착되는 텅스텐 박막과 층간 절연막과의 접착력(adhesion)을 향상시키기 위한 글루층(glue layer)으로 이용하기 위한 것이다. 이러한 베리어층과 글루층의 충분한 역할을 위해서는 일정한 두께의 티타늄막 및 질화티타늄막의 베리어 메탈이 콘택홀 측벽이나 하부벽에 증착되어야 한다.
그러나, 반도체 소자의 미세화에 의해 콘택홀 사이즈가이하로 작아지고, 어스펙트 비(aspect ratio)가 커지면서 콘택홀 측벽 및 하부벽에서의 티타늄막 및 질화티타늄막의 증착 정도가 얇아지고, 콘택홀의 폭이 좁기 때문에 임의의 방향으로 스퍼터링된 티타늄 및 질화티타늄 입자는 콘택홀의 안쪽보다 위쪽 모서리 부분에서 상대적으로 두껍게 형성된다. 따라서, 콘택홀의 입구가 아래쪽보다 좁아져, 텅스텐막을 증착하는 과정에서 콘택홀 내부에 텅스텐이 완전히 채워지지 않는 보이드(void)(도 1의 6)가 형성되어, 콘택홀의 접촉 저항을 증가시킬 뿐만 아니라 그에 따른 전류의 누설을 가져오는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 제조원가를 줄임과 동시에 콘택홀 내부에 보이드를 발생하지 않도록 하는 반도체 소자의 콘택홀 형성방법을 제공하는 데 있다.
도 1은 종래의 반도체 소자의 콘택홀 형성방법에 의해 콘택홀을 형성한 실리콘웨이퍼를 개략적으로 도시한 단면도이고,
도 2a와 도 2b는 본 발명의 일 실시예에 따른 콘택홀 형성방법에 의해 콘택홀을 형성하는 공정을 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 절연막에 콘택홀을 형성한후, 티타늄막만을 증착한 다음, 질소 플라즈마 처리에 의해 티타늄막의 표면에 질화티타늄막을 형성하여 베리어 메탈을 형성함으로써, 콘택홀 내벽에 두께가 균일한 질화티타늄막을 형성하며, 콘택홀 상부에 베리어 메탈이 콘택홀 하부보다 두껍게 증착되는 것을 방지하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a와 도 2b는 본 발명의 일 실시예에 따른 베리어 메탈 증착 방법에 의해 콘택홀을 형성하는 공정을 도시한 공정도이다.
먼저, 도 2a에 도시한 바와 같이, 하부 금속 배선층이나 실리콘웨이퍼(11) 상부에 TEOS(thetraethyle orthosilicate)막 또는 BPSG(boron phosphorus silicate glass)막 등으로 이루어진 층간 절연막(12)을 증착한다.그리고, 포토리소그래피(photolithography) 공정에 의해 층간 절연막(12)을 선택적으로 식각하여 하부 금속 배선층과 상부 금속 배선층의 연결 및 실리콘웨이퍼의 소자 전극과 상부 금속 배선층의 연결을 위한 콘택홀(또는 via)을 형성한다.이후, 500Å 내지 1000Å 정도의 두께로 티타늄(Ti)막(13)을 증착하되 당업계에 알려진 통상적인 스퍼터링 방법으로 증착한다. 그리고, 챔버의 압력을 2Torr 내지 5Torr 정도로 유지하고, 고주파(RF) 전력을 500Watt 내지 1000Watt 정도로 유지한 상태에서, 1000Sccm 내지 2000Sccm 정도의 질소 가스(N2)를 공급하며 질소 플라즈마 처리한다. 그러면, 도 2b에서와 같이 티타늄(Ti)과 질소의 반응에 의해 티타늄막(13)의 표면에 균일한 두께의 질화티타늄(TiN)막(14)이 형성되므로, 결과적으로 종래 두번의 스퍼터링 방법에 의해 티타늄막과 질화티타늄막을 증착하여 전체 두께가 1580Å의 두께로 되는 경우보다 더욱 얇은 두께의 막을 형성하게 된다. 즉, 본 발명에서는 베리어 메탈의 증착 전체 두께가 500Å 내지 1000Å이기 때문에 종래의 방법에 비해 보다 우수한 베리어 막 특성을 기대할 수 있다.이때, 질소 플라즈마 처리된 티타늄막(13) 표면 - 질화티타늄막(14)의 베리어막 특성이 불충분하면 650℃ 내지 750℃ 이하 온도의 질소 가스(N2) 분위기에서 10초 내지 30초 이하의 시간 동안 급속 열처리(RTP ; rapid thermal process)를 실시하여 베리어막 특성을 강화시킨다.
그 다음, 도 2b에 도시한 바와 같이, 어닐링을 실시하여 전기적 접촉 특성을 향상시키기 위한 오믹 접촉 실리사이드를 형성하고, WF6가스를 이용한 화학 기상 증착 방식으로 금속 플러그 형성을 위한 텅스텐막(15)을 4500Å의 두께로 증착한다. 이때, 티타늄막(13)의 증착 후, 질소 플라즈마 처리에 의해 티타늄막(13) 표면에 질화티타늄막(14)을 형성하여 베리어 메탈을 형성하였으므로 콘택홀의 상부 코너 부위에서 베리어 메탈이 종래와 같이 콘택홀의 하부보다 두껍게 증착되는 것이 최소화되었기 때문에 텅스텐막(15)의 증착시 콘택홀 내부의 빈 공간인 보이드의 발생을 방지할 수 있다. 이후, 화학 기계적 연마 공정에 의해 텅스텐막(15)을 평탄화함으로써, 금속 배선 간 연결 및 금속 배선과 실리콘웨이퍼의 반도체 소자 전극 연결을 위한 콘택홀을 완성한다.
이와 같이 본 발명은 콘택홀 형성시, 베리어 메탈인 티타늄막과 질화티타늄막의 형성을 종래의 2단계 스퍼터링에 의한 증착과는 달리, 티타늄막만을 증착한 후, 질소 플라즈마 처리에 의해 티타늄막 표면에 질화티타늄막을 형성함으로써, 콘택홀 상부가 하부보다 두껍게 증착되는 것을 최소화하여 텅스텐 증착시 콘택홀 내부에 발생되는 보이드를 방지할 수 있으며, 콘택홀 내벽에 균일한 질화티타늄막을 형성할 수 있어 베리어막의 특성을 향상시킬 수 있을 뿐만 아니라 종래의 공정에서 질화티타늄막의 증착 과정을 생략할 수 있어 제조 원가를 절감할 수 있다.
Claims (4)
- 티타늄막과 질화티타늄막으로 된 베리어 메탈을 포함하는 반도체 소자의 콘택홀 형성방법에 있어서,실리콘웨이퍼에 증착된 후 콘택홀이 형성된 질화막의 전면에 티타늄막을 증착하는 단계와;압력이 2Torr 내지 5Torr이고, 고주파 전력을 500Watt 내지 1000Watt로 유지하며, 1000Sccm 내지 2000Sccm의 질소 가스를 공급하는 챔버의 내부에서 상기 증착된 티타늄막의 표면을 질소 플라즈마 처리하여 상기 티타늄막 상부 표면의 내측으로 질화티타늄막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항에 있어서, 상기 티타늄막의 표면에 질화티타늄막을 형성한 후, 티타늄막 표면인 질화티타늄막의 베리어막 특성을 강화하기 위해 급속 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 티타늄막의 증착 두께는 500Å 내지 1000Å으로 하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 2 항에 있어서, 상기 급속 열처리는 650℃ 내지 750℃ 이하의 질소 가스 분위기에서 10초 내지 30초 이하의 시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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