KR100811449B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서,
반도체 기판에 소스/드레인 영역, 게이트 전극을 형성하는 단계;
상기 반도체 기판에 제1 층간 절연막을 형성하는 단계;
상기 제1 층간 절연막을 패터닝하고 식각하여 콘택홀을 형성하는 단계; 및,
상기 콘택홀 내벽에 탄소막 또는 질화탄소막을 형성하는 단계
를 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and the Fabricating Method thereof}
도 1 내지 도 8은 본 발명에 따른 반도체 소자 제조 방법을 도시한 공정도,
도 9는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 다층구조 연결(Multilevel Interconnection)에 사용되는 배선으로 알루미늄(Al) 또는 텅스텐(W) 등이 사용되고 있다.
알루미늄은 주로 수평 배선에 사용되며, 텅스텐은 주로 수직 배선(Contact 또는 Via Plug) 형성에 사용된다.
현재, 콘택홀이나 비아홀 등의 수직 배선은 텅스텐을 화학 기상 증착법(Chemical Vapour Deposition; CVD)으로 충진하여 형성하는 방법을 주로 사용하고 있다. 텅스텐을 콘택홀이나 비아홀에 충진할 때, 불화텅스텐(WF6) 가스에 의한 층간 절연막(Inter Layer Dielectric; ILD)의 손상을 막기 위해 주로 질화티타늄(TiN) 장벽 금속막을 사용한다.
상기 질화티타늄막은 두껍게 형성되는 경우에는 불화텅스텐에 의한 층간 절연막의 손상을 효과적으로 방지할 수 있으나, 반도체 소자의 크기가 작아짐에 따라 이와 함께 콘택홀이나 비아홀이 좁아져서 상기 홀 내에 층간 절연막의 손상을 방지할 수 있을 정도로 충분히 두꺼운 질화티타늄막을 형성하는 데는 어려움이 있다.
또한, 상기 질화티타늄막이 두꺼우면 콘택홀 또는 비아홀의 저항이 증가하는 문제점이 있다.
본 발명은 수직 배선을 형성할 때, 장벽 금속막으로써 질화티타늄을 사용하지 않고, 고체 탄소막 또는 질화탄소막을 장벽 금속막으로 사용하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은,
반도체 기판에 소스/드레인 영역, 게이트 전극을 형성하는 단계, 상기 반도체 기판에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막을 패터닝하고 식각하여 콘택홀을 형성하는 단계 및, 상기 콘택홀 내벽에 탄소막 또는 질화탄소막 을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 소자는,
소스/드레인 영역, 게이트 전극이 형성된 반도체 기판, 상기 소스/드레인 영역 및 게이트 전극을 노출시키는 콘택홀이 형성된 층간 절연막 패턴 및, 상기 콘택홀의 내벽에 형성된 탄소막 또는 질화탄소막을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1 내지 도 8은 본 발명에 따른 반도체 소자 제조 방법을 도시한 공정도, 도 9는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
본 발명의 제1 실시예에 따른 반도체 소자 제조 방법은 다음과 같다.
먼저, P형 불순물 또는 N형 불순물이 도핑된 단결정의 실리콘으로 된 반도체 기판의 표면의 산화, 성장시켜 게이트 산화막을 형성하고, 그 위에 폴리실리콘막을 증착한 후, 그 위에 포토레지스트 필름을 도포한다.
그 다음, 상기 포토레지스트 필름을 스텝퍼(stepper)와 같은 노광 장비를 사용하여 상기 포토레지스트 상에 포토레지스트 패턴을 축소투영 노광시킨 후, 현상(developing)하여 소정 영역에 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 삼아 상기 폴리실리콘막을 RIE(Reactive Ion Etching) 등의 방법으로 건식 식각하여 폴리실리콘 패턴 및 게이트 산화막 패턴을 형성하고, 상기 폴리실리콘 패턴 및 게이트 산화막 패턴으로 이루어진 게이트 구조물을 이온 주입 마스크로 하여 저농도의 이온을 주입하여 저농도의 소스/드레인 영역을 형성한 후, 상기 폴리실리콘 패턴 및 게이트 산화막 패턴의 측면에 스페이서를 형성한다.
그 다음, 상기 게이트 구조물 및 스페이서를 이온 주입 마스크로 하여 고농도의 이온을 주입하고 열확산 공정을 수행하여 소스/드레인 영역 및 게이트 전극을 형성하면, 도 1에 도시된 바와 같은 소스/드레인 영역 및 게이트 전극 등 액티브 영역이 형성된 반도체 기판(10)이 형성된다.
그 다음, 도 2에 도시된 바와 같이, 상기 반도체 기판(10) 전면에 제1 층간 절연막(20)을 증착한다. 상기 제1 층간 절연막은, 예를 들어, TEOS 물질로 이루어질 수 있다.
그 다음, 도 3에 도시된 바와 같이, 상기 제1 층간 절연막(20) 위에 포토레지스트 필름(미도시)을 도포하고, 상기 포토레지스트를 스텝퍼(stepper)와 같은 노광 장비를 사용하여 상기 포토레지스트 상에 포토레지스트 패턴을 축소투영 노광시킨 후, 현상(developing)하여 콘택홀이 형성될 영역이 개방된 포토레지스트 패턴(P)을 형성한다.
그 다음, 도 4에 도시된 바와 같이, 상기 포토레지스트 패턴(P)을 식각 마스크로 삼아 상기 제1 층간 절연막(20)을 RIE(Reactive Ion Etching) 등의 방법으로 건식 식각하여 상기 제1 층간 절연막을 관통하는 콘택홀(H)을 갖는 제1 층간 절연막 패턴(21)을 형성한다.
그 다음, 도 5에 도시된 바와 같이, 상기 제1 층간 절연막 패턴(21)과 상기 콘택홀(H)에 장벽 금속막으로서 고체 탄소막(30)을 형성한다. 상기 고체 탄소막(30)은 화학 기상 증착법(Chemical Vapour Deposition; CVD), 또는 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등의 방법으로도 증착할 수 있으나, 물리 기상 증착법(Physical Vapour Deposition; PVD)으로 형성하는 것이 바람직하다.
구체적으로, 물리 기상 증착법으로 상기 고체 탄소막(30)을 형성하기 위해서는, PVD 챔버의 직류 자기 스퍼터링(DC Magenetron Sputtreing) 방식으로 하며, 스 퍼터링을 위한 가스로는 아르곤(Ar) 가스를 사용하고, 스퍼터링을 위한 소스 물질은 순수 탄소(pure carbon)를 사용한다. 탄소막 형성을 위한 PVD의 첫단계로 직류 전원(DC Power)은 0W, 유량이 15sccm 인 아르곤 가스(Ar) 분위기에서 10 내지 15초 동안 진행하고, 그 후, 직류 전원은 500 내지 10000W, 유량이 15sccm인 가열된 아르곤 가스(ArH; Heated Ar) 분위기에서 수십 내지 수백초 동안 적층(Deposition)하여 50 내지 150Å의 두께가 되도록 한다.
그 다음, 도 6에 도시된 바와 같이, 상기와 같이 고체 탄소로서 상기 제1 층간 절연막 패턴(21)과 상기 콘택홀(H)에 장벽 금속막(30)을 형성한 다음, 상기 제1 층간 절연막 패턴(21) 전면에 화학 기상 증착법(CVD)으로 텅스텐(W)을 증착하여 상기 콘택홀(H)에 채워지도록 한다.
그 다음, 도 7에 도시된 바와 같이, 화학 기계적 연마법(Chemical Mechanical Polishing;CMP)으로 상기 제1 층간 절연막 패턴(21)의 표면이 노출될 때까지 연마한다.
그 다음, 공지의 방법으로 배선에 사용될 알루미늄이나 구리 등의 금속을 증착하고, 상기 금속을 패터닝 및 식각하여 금속 배선을 형성하여 본 발명에 따른 반도체 소자를 제조한다.
본 발명의 제2 실시예에 따른 반도체 소자 방법은 다음과 같다.
본 발명의 제2 실시예에 따른 반도체 소자 방법은 제1 실시예에서 제1 층간 절연막 패턴(21)과 상기 콘택홀(H)에 장벽 금속막(30)으로서 고체 탄소막(30)을 형 성하는 단계를 제외하면 제1 실시예와 동일하다. 따라서, 앞서 설명한 제1 실시예와 실질적으로 동일한 단계 및 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 단계 및 구성 요소에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.
도 1 내지 도 4에 도시된 공정과 같은 단계를 거친 후, 도 8에 도시된 바와 같이, 상기 제1 층간 절연막 패턴(21)과 상기 콘택홀(H)에 장벽 금속막으로서 고체의 질화탄소막(CxNy)(30a)을 형성한다. 상기 고체 질화탄소막(30a)은 물리 기상 증착법(Physical Vapour Deposition; PVD)으로 형성하는 것이 바람직하다.
구체적으로, 물리 기상 증착법으로 상기 고체 질화탄소막(30a)을 형성하기 위해서는, PVD 챔버의 직류 자기 스퍼터링(DC Magenetron Sputtreing) 방식으로 하며, 스퍼터링을 위한 가스로는 아르곤(Ar) 가스를 사용하고, 스퍼터링을 위한 소스 물질은 순수 탄소(pure carbon)를 사용한다. 질화탄소막 형성을 위한 PVD의 첫단계로 직류 전원(DC Power)은 0W, 유량이 15sccm 인 아르곤 가스(Ar) 분위기에서 10 내지 15초 동안 진행하고, 그 후, 직류 전원은 500 내지 10000W, 유량이 15sccm인 가열된 아르곤 가스(ArH; Heated Ar) 분위기에서 수십 내지 수백초 동안 적층(Deposition)하고, 동일 챔버에서 직류 전원은 0W, 유량이 75sccm 인 아르곤 가스 분위기 하에 유량이 35sccm인 질소 가스를 5초 동안 투입하고, 3초 가량의 발화 시간을 준 뒤, 직류 전원은 3000 내지 10000W, 유량이 각각 55sccm 질소와 아르곤 분위기에서 수십 내지 수백초 동안 진행하여 50 내지 150Å의 두께로 질화탄소막을 형성한다.
상기와 같은 제조 방법으로 제조된 본 발명의 반도체 소자는, 도 9에 도시된 바와 같이, 단결정의 실리콘으로 된 반도체 기판(10)의 소정 영역에 소스/드레인 영역(A)과 게이트 전극(B)이 형성된다.
그리고, 상기 게이트 전극(B) 및 소스/드레인 영역(A)의 일부를 노출시키는 콘택홀(H)이 형성된 제1 층간 절연막 패턴(21)이 상기 반도체 기판(10) 위에 형성되고, 상기 콘택홀(H)의 내벽에는 장벽 금속막으로서 탄소막(30) 또는 질화탄소막(30a)이 형성된다. 그리고, 상기 콘택홀에는 텅스텐(W)이 채워진다. 상기 탄소막(30) 또는 질화탄소막(30a)은 상기 콘택홀 반지름의 1/25 내지 1/15의 두께로 형성되고, 보다 구체적으로는 50 내지 150Å의 두께로 형성된다.
그리고, 상기 콘택홀(H)이 형성된 제1 층간 절연막 패턴(21) 위에 구리나 알루미늄으로 금속 배선(C)이 형성되고 상기 금속 배선 위에 배선 간의 전기적 절연을 위한 제2 층간 절연막 패턴(D)이 포함된다.
이상과 같이 본 발명에 따른 반도체 소자 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 반도체 소자 및 그 제조 방법에 의하면,
탄소막 또는 질화탄소막은 질화티타늄막에 비해, 구조적으로 더 치밀하고 또 화학적으로 불소(F)와 탄소(C)가 활발한 반응을 하여 불화텅스텐(WF6)의 불소 성분이 층간 절연막으로 확산되는 효과적으로 차단할 수 있고, 탄소는 티타늄보다 가격이 저렴하여 전체적인 공정 비용을 절감할 수 있으며, 질화티타늄막을 장벽 금속막으로 사용하는 경우, 텅스텐을 화학 기계적으로 연마하는 공정 중에 콘택홀의 측벽에 수분흡착 현상이 발생하는데, 본 발명의 탄소막 또는 질화탄소막을 사용하는 경우, 수분흡착 현상이 발생하지 않으며, 이에 따라, 반도체 소자의 전기적 특성이 우수해지고, 소자의 불량 발생률이 현저히 감소 되어 불필요한 재료의 낭비를 방지할 수 있으므로, 공정 비용을 한층 절감할 수 있게 된다.

Claims (9)

  1. 반도체 기판에 소스/드레인 영역, 게이트 전극을 형성하는 단계;
    상기 반도체 기판에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 패터닝하고 식각하여 콘택홀을 형성하는 단계; 및,
    상기 콘택홀 내벽에 고체 탄소막 또는 고체 질화탄소막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 고체 탄소막 또는 고체 질화탄소막은 상기 콘택홀 반지름의 1/25 내지 1/15의 두께로 형성하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 고체 탄소막 또는 고체 질화탄소막은 50 내지 150Å의 두께로 형성하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 고체 탄소막 또는 고체 질화탄소막은 물리 기상 증착법(PVD)으로 형성하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 고체 탄소막은 스퍼터링을 위한 가스로 아르곤 가스를 사용하고, 스퍼터링을 위한 소스 물질은 순수 탄소를 사용하며, 직류 전원(DC Power)은 0W, 유량이 15sccm 인 아르곤 가스(Ar) 분위기에서 10 내지 15초 동안 진행한 후, 직류 전원은 500 내지 10000W, 유량이 15sccm인 가열된 아르곤 가스(ArH; Heated Ar) 분위기에서 증착하는 반도체 소자 제조 방법.
  6. 제 4 항에 있어서,
    상기 고체 질화탄소막은 스퍼터링을 위한 가스로 아르곤 가스를 사용하고, 스퍼터링을 위한 소스 물질은 순수 탄소를 사용하며, 직류 전원(DC Power)은 0W, 유량이 15sccm 인 아르곤 가스(Ar) 분위기에서 10 내지 15초 동안 진행한 후, 직류 전원은 500 내지 10000W, 유량이 15sccm인 가열된 아르곤 가스(ArH; Heated Ar) 분위기에서 적층(Deposition)한 후, 직류 전원은 0W, 유량이 75sccm 인 아르곤 가스 분위기 하에 유량이 35sccm인 질소 가스를 5초 동안 투입하고, 직류 전원은 3000 내지 10000W, 유량이 각각 55sccm 질소와 아르곤 분위기에서 증착하는 반도체 소자 제조 방법.
  7. 소스/드레인 영역, 게이트 전극이 형성된 반도체 기판;
    상기 소스/드레인 영역 및 게이트 전극을 노출시키는 콘택홀이 형성된 층간 절연막 패턴; 및,
    상기 콘택홀의 내벽에 형성된 고체 탄소막 또는 고체 질화탄소막
    을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 고체 탄소막 또는 고체 질화탄소막은 상기 콘택홀 반지름의 1/25 내지 1/15의 두께인 반도체 소자.
  9. 제 7 항에 있어서,
    상기 고체 탄소막 또는 고체 질화탄소막은 50 내지 150Å의 두께인 반도체 소자.
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