JP2007324490A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】厚い絶縁膜をドライエッチングしてスルーホールなどを形成する場合、開口径が小さくなるとエッチング停止が生じる問題や底部ほど先細りして接触面積が小さくなり接触抵抗が増大する問題を回避する半導体装置の製造方法を提供する。
【解決手段】ホールを形成する位置に、酸素や水素プラズマのみでエッチングが可能なペデスタル１４１を予め形成しておき、その上に層間絶縁膜１４２を形成する。ペデスタル上の層間絶縁膜をフッ素含有プラズマでエッチングしてホール１４７ａを形成しペデスタルの表面を露出させる。その後、酸素プラズマを用いてペデスタルをエッチングする。ペデスタルには非晶質カーボン膜や有機塗布膜を用いることができる。
【選択図】図２

Description

本発明は、半導体装置の製造方法に係り、特に上下配線層を接続するためのコンタクトプラグの形成方法に関する。また、トレンチ構造のキャパシタの形成方法に関する。
近年、半導体装置の高集積化が進展し、より高精度の微細加工が要求されている。半導体装置では、上下配線層を接続するため層間絶縁膜にコンタクトプラグを形成する必要がある。通常、コンタクトプラグは、ドライエッチング法により層間絶縁膜にコンタクトホールを形成し、その後、コンタクトホール内を導体で充填することにより形成される。しかし、コンタクトホールの形成に許容される平面面積が縮小化されるのに伴い、ドライエッチング法による加工が著しく困難となってきた。
上記の困難性について、図１に示したＤＲＡＭ（Dynamic Random Access Memory）を例として、さらに詳細に説明する。
ｐ型シリコン基板１０１にｎウエル１０２を設け、その内部に第１のｐウエル１０３が設けられる。また、ｎウエル１０２以外の領域には第２のｐウエル１０４を設け、素子分離領域１０５が設けられる。第１のｐウエル１０３は複数のメモリセルが配置されるメモリセル領域を、第２のｐウエル１０４は周辺回路領域を各々便宜的に示している。
第１のｐウエル１０３には個々のメモリセルの構成要素でワード線となるスイッチングトランジスタ１０６及び１０７が設けられている。トランジスタ１０６は、ドレイン１０８、ソース１０９とゲート絶縁膜１１０を介してゲート電極１１１とで構成される。また、トランジスタ１０７は、ソース１０９を共通としドレイン１１２、ゲート絶縁膜１１０を介してゲート電極１１１で構成されている。トランジスタを被覆するように表面が平坦な層間絶縁膜１１３が設けられている。
ソース１０９に接続するように層間絶縁膜１１３の所定の領域にコンタクトホール１１４が設けられ、その内部に多結晶シリコン１１５ａおよび金属シリサイド１１５ｂからなるビット配線コンタクトプラグ１１５が設けられている。ビット配線コンタクトプラグ１１５に接続するように窒化タングステン１１６ａおよびタングステン１１６ｂからなるビット配線１１６が設けられる。さらに、ビット配線１１６を被覆するように表面が平坦な層間絶縁膜１１８が設けられている。
また、トランジスタのドレイン１０８及び１１２に接続するように、層間絶縁膜１１３の所定の領域にコンタクトプラグ１１７が設けられ、さらにコンタクトプラグ１１７に接続するように、層間絶縁膜１１８の所定の領域に容量コンタクトホール１１９を設け、容量コンタクトプラグ１２０が設けられている。容量コンタクトプラグ１２０および層間絶縁膜１１８の上に窒化シリコン膜１２１および層間絶縁膜１２２が設けられる。
層間絶縁膜１２２の所定の領域にシリンダ構造のキャパシタが設けられる。キャパシタは層間絶縁膜１２２に形成したシリンダホール１２３の内面に設けた下部電極１２４と誘電体１２５および上部電極１２６で構成される。下部電極１２４は容量コンタクトプラグ１２０に接続している。上部電極１２６を被覆するように層間絶縁膜１２７が設けられる。上部電極１２６は一部の領域において周辺回路に引き出し領域１３５として引き出され、層間絶縁膜１２７に形成したコンタクトホール１３６に設けたコンタクトプラグ１３７を介して金属配線１３４と接続されている。
一方、第２のｐウエル１０４には周辺回路を構成するトランジスタが設けられ、ソース１０９、ドレイン１１２、ゲート絶縁膜１１０、ゲート電極１１１で構成されている。ソース１０９およびドレイン１１２に接続するように、層間絶縁膜１１３の所定の領域にコンタクトホール１２８を設けている。チタンシリサイド１２９、窒化チタンおよびタングステンからなるコンタクトプラグ１３０を設け、その上に窒化タングステン１３１ａ、タングステン１３１ｂからなる配線層１３１が設けられる。配線層１３１の一部は、層間絶縁膜１１８、窒化シリコン膜１２１、層間絶縁膜１２２および１２７を貫通して形成されるスルーホール１３２を充填した窒化チタンおよびタングステンから成るコンタクトプラグ１３３を介して配線１３４に接続している。
上記のＤＲＡＭの例でも明らかなように、上下配線層接続用のコンタクトプラグ形成あるいはキャパシタ用のシリンダ形成を目的として層間絶縁膜に形成するホールが多用されている。中でもメモリセル領域に形成される容量コンタクトホール１１９およびキャパシタ用シリンダホール１２３、周辺回路領域に形成されるスルーホール１３２では、集積度向上の要求に伴い、ホールの深さとホールの径との比で表されるアスペクト比が１５〜２０と増大してきているために加工が極めて困難な状況になっている。
下記特許文献１乃至３には、コンタクトホールおよびコンタクトプラグ形成方法の例が開示されている。

特開平９-４５６３３号公報 特開平１０-５０８３５号公報 特開２００１-３５９２１号公報
通常、上記のホールは酸化シリコンから成る層間絶縁膜に形成される。形成方法としては、高周波プラズマによる異方性ドライエッチングが用いられる。酸化シリコンをドライエッチングするためには、シリコンと酸素の結合を切断し、さらにシリコンを反応させて揮発性の物質を生成させ排気することが必要となる。シリコンと反応させる元素にはフッ素が効果的で、原料ガスとしてはオクタフロロシクロブタン（C4F8）やオクタフロロシクロペンタン（C5F8）などが用いられる。これらの原料ガスをプラズマ中で分解励起させフッ素イオンを生成する。生成されたフッ素イオンはプラズマと半導体基板のステージの間に印加される電界によって加速され、酸化シリコンの表面に衝突する。その時の加速エネルギーでシリコンと酸素の結合を切断し、且つシリコンと反応して揮発性のフッ化シリコンを生成し、排気される。上記の説明は基本的な反応素過程を示したもので、実際には種々の工夫が施されている。たとえば、イオンの効果を高めるためにアルゴンガスを添加する場合もある。
前述のホールを形成する場合、エッチング反応はホールの底面で生じる。したがって、エッチング特性を一定に保持するためには、エッチングに寄与する反応粒子（フッ素イオン）の底面への供給と、エッチングにより生じる反応生成物（フッ化シリコン）の底面からの排気のバランスの維持が必要と考えられる。しかし、ホールが深くなり、アスペクト比が増大すると、反応生成物の排気が不十分となってホールの底部に反応生成物が滞留しやすくなる。その結果、滞留した反応生成物が、エッチングに寄与するイオンの通過を阻害し、エッチング速度が低下し始める。最終的にはエッチングできなくなる状態となる。
また、反応生成物が滞留する結果、ホール内では原料ガスおよび反応生成物の重合反応により、ホール内壁に重合物が付着し、エッチング中に自己整合的にホール径を狭めることになり、深くなるほど先細りとなってすり鉢状の断面形状になってしまう。そのため、所望のキャパシタ断面形状が得られなくなり、蓄積容量の確保が困難となる。また、コンタクトホールでは、下層導体との接触面積が減少しコンタクト抵抗の増大をもたらす問題がある。発明者の検討によれば、これらの問題は経験的にアスペクト比が１０を超えると顕在化し始めることが明らかになっている。例えば、直径０．２μｍのホールの深さが２μｍ（アスペクト比１０）を超えると問題が顕在化し始め、さらにホールの深さが３μｍになると著しい問題となる。
上記問題に鑑み、本発明の目的は、ホールの深さが深くアスペクト比が１０を超えてもホール底部の先細りを軽減し、ホール底面の面積を確保できる半導体装置の製造方法を提供することにある。
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に第１の配線層もしくは第１のコンタクトプラグを形成する工程と、前記第１の配線層もしくは第１のコンタクトプラグ上に柱状のペデスタルを形成する工程と、前記柱状のペデスタルを埋め込むように絶縁膜を形成する工程と、前記柱状のペデスタル表面が露出するように前記絶縁膜に第１のホールを形成する工程と、前記表面が露出した柱状のペデスタルを選択的に除去して、第１のホールに連続する第２のホールを形成し、前記第１の配線層もしくは第１のコンタクトプラグの表面を露出させる工程と、前記第１のホールおよび前記第１のホールに連続する前記第２のホールを導体で埋め込んでコンタクトプラグを形成し、前記第１の配線層もしくは前記第１のコンタクトプラグと前記コンタクトプラグの上層に位置する第２の配線層もしくは第２のコンタクトプラグとを接続することを特徴とする。
上記本発明の半導体装置の製造方法によれば、コンタクトホールを形成するべき位置に、酸素もしくは水素のみで除去することが可能な柱状のペデスタルを予め形成しておき、そのペデスタルを覆うように所定の厚さの酸化シリコンを形成して層間絶縁膜を形成している。その後、フッ素イオンを用いた通常のドライエッチング法により、ペデスタル上の酸化シリコンをエッチングして第１のホールを形成し、その後、ペデスタルを酸素のみでエッチング除去し、第１のホールに連続する第２のホールを形成し、第１のホールおよび第２のホールから成るコンタクトホールを形成している。したがって、ペデスタルの高さ分だけ酸化シリコンの厚さを薄くすることができ、酸化シリコンのドライエッチングの負担を軽減することができる。ペデスタルは酸素もしくは水素のみで容易に除去できる物質で形成しているので、酸化シリコンやシリコンもしくは金属等をエッチングすることがない。したがって、最初に形成したペデスタルの直径で決まるコンタクトホールの底面を確保することができ、コンタクトプラグと下層導体との接触面積を確保できる。
また、本発明の他の半導体装置の製造方法は、半導体基板上に形成された層間絶縁膜に容量コンタクトプラグを形成する工程と、前記容量コンタクトプラグ上に柱状のペデスタルを形成する工程と、前記柱状のペデスタルを埋め込むように絶縁膜を形成する工程と、前記柱状のペデスタル表面が露出するように前記絶縁膜に第１のシリンダホールを形成する工程と、前記表面が露出した柱状のペデスタルを選択的に除去して、第１のシリンダホールに連続する第２のシリンダホールを形成して前記容量コンタクトプラグの表面を露出させる工程と、前記第１のシリンダホールおよび前記第１のシリンダホールに連続する前記第２のシリンダホールの内面にキャパシタの下部電極を形成し、前記容量コンタクトプラグと前記下部電極を接続する工程と、全面に容量絶縁膜および上部電極を形成してキャパシタを形成する工程を含むことを特徴としている。
上記本発明の他の半導体装置の製造方法によれば、容量コンタクトプラグ上で、キャパシタのシリンダホールを形成するべき位置に、酸素もしくは水素のみで除去することが可能な柱状のペデスタルを予め形成しておき、そのペデスタルを覆うように所定の厚さの酸化シリコンを形成して層間絶縁膜を形成している。その後、フッ素イオンを用いた通常のドライエッチング法により、ペデスタル上の酸化シリコンをエッチングして第１のシリンダホールを形成し、その後、表面が露出したペデスタルを酸素のみでエッチング除去し、第１のシリンダホールに連続する第２のシリンダホールを形成し、第１のシリンダホールおよび第２のシリンダホールから成るキャパシタのシリンダホールを形成している。したがって、ペデスタルの高さ分だけ、エッチングすべき酸化シリコンの厚さを薄くすることができ、酸化シリコンのドライエッチングの負担を軽減することができる。また、シリンダホールの底部は、ペデスタルで構成された空間をそのまま残存させることができるので、シリンダ断面形状がすり鉢状になった場合に下部電極や誘電体および上部電極を形成するとシリンダホールの底部で閉塞状態となりキャパシタの特性が不良となる問題を回避できる。
本発明の半導体装置の製造方法によれば、ホールの深さが深くアスペクト比が１０を超えてもホール底部の先細りを軽減できる半導体装置の製造方法を提供できる。これにより、コンタクトホール底面の面積を確保して、コンタクトプラグと下層導体との接触抵抗の増大を防止できる。また、キャパシタ用シリンダの底部空間の閉塞を回避して下部電極、誘電体、上部電極の形成を可能とし、特性不良のないキャパシタを提供できる。
以下、本発明の実施例について図２および図３を用いて詳細に説明する。
最初に本発明の基本的製造方法について、ペデスタルに非晶質カーボン膜を用いる例を図２（ａ）〜（ｈ）を用いて説明する。
まず、図２（ａ）に示したように、酸化シリコンから成る層間絶縁膜１１３上にタングステンから成る配線１３１を形成した。配線１３１は、スパッタ法により全面にタングステンを成膜した後、通常のリソグラフィとドライエッチングにより形成した。
次に、図２（ｂ）に示したように、非晶質カーボン膜１３８、酸化シリコン膜１３９を積層形成し、その上にホトレジスト１４０のパターンを形成した。
非晶質カーボン膜１３８の形成には、ブタン（C4H10）を原料ガスとし、温度５５０℃のプラズマＣＶＤ（Chemical Vapor Deposition）法を用いた。原料ガスにはブタン以外の水素化炭素ガスを用いることもできる。また、酸化シリコン膜１３９の形成にはテトラエトキシシラン（TEOS）を原料とするプラズマＣＶＤ法を用いた。ホトレジスト１４０の形成には通常のリソグラフィ法を用いた。
次に、図２（ｃ）に示したように、ホトレジスト１４０のパターンをマスクとして、酸化シリコン膜１３９をフッ素含有ガスプラズマを用いてドライエッチングした。
フッ素の原料ガスにはオクタフロロシクロブタン（C4F8）を用いたが、オクタフロロシクロペンタン（C5F8）や、その他のフッ化炭素ガスを用いることもできる。
次に、図２（ｄ）に示したように、酸化シリコン膜１３９をマスクとして、酸素プラズマを用いた異方性ドライエッチング法により、非晶質カーボン膜１３８をエッチングし、ペデスタル１４１を形成した。この時、炭素を主成分とするホトレジスト１４０は同時にエッチングされるが、炭素を含まない酸化シリコン膜１３９、配線１３１、層間絶縁膜１１３はエッチングされない。
次に、図２（ｅ）に示したように、層間絶縁膜１４２、非晶質カーボン膜１４３、酸化シリコン膜１４４を積層形成し、さらにホトレジスト１４５にコンタクトホールパターン１４６を形成した。ここでは、層間絶縁膜１４２を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法により表面を平坦化している。
次に、図２（ｆ）に示したように、ホトレジスト１４５をマスクとして酸化シリコン膜１４４および非晶質カーボン膜１４３をエッチングし、コンタクトホールパターン１４６が転写された第１のホールを形成した。
酸化シリコン膜のエッチングにはフッ素含有ガスプラズマを用い、非晶質カーボン膜のエッチングには酸素ガスプラズマを用いた。
次に、図２（ｇ）に示したように、非晶質カーボン膜１４３をマスクとして層間絶縁膜１４２をフッ素含有ガスプラズマによりエッチングして第１のコンタクトホール１４７ａを形成した。
この時、非晶質カーボン膜１４３の加工のマスクに用いた酸化シリコン膜１４４は同時にエッチングされ消滅する。また、第１のコンタクトホール１４７ａの底部には非晶質カーボン膜のペデスタル１４１の表面が露出する。
次に、図２（ｈ）に示したように、酸素含有プラズマを用いて、非晶質カーボン膜のペデスタル１４１を選択的にエッチング除去して第２のコンタクトホール１４７ｂを形成した。この段階で第１のコンタクトホール１４７ａおよび第２のコンタクトホール１４７ｂから成るコンタクトホールが形成され、底部には配線１３１の表面が露出する。この後、コンタクトホール内を導体で充填し、配線１３１と後工程で形成する上層配線とを接続するためのコンタクトプラグを形成することができる。その結果、第１のコンタクトホール１４７ａに形成される第１の導体プラグの断面形状はすり鉢状となり、第２のコンタクトホール１４７ｂに形成される第２の導体プラグの断面形状は矩形状となる。
この工程では、第１のホールを形成するための加工のマスクとして用いた非晶質カーボン膜１４３も同時にエッチングされ消滅する。しかし、層間絶縁膜１４２、配線１３１は全くエッチングされない。
本実施例では、コンタクトホールの下側部分に、酸素プラズマによるドライエッチングが容易な非晶質カーボン膜から成るペデスタルを形成し、その上に層間絶縁膜を形成している。したがって、層間絶縁膜のエッチング深さを実質的に浅くすることができ、ホールの底でエッチングが停止してしまうなどの不具合を回避することが可能となる。また、下層配線層との接触面積は、非晶質カーボン膜から成るペデスタルの径で決まり、層間絶縁膜のエッチング特性の悪影響を全く受けることなく決定できる。その結果、接触面積の確保を容易にして安定な接触を確保できる効果がある。
また、本実施例では、各々の加工段階で用いるエッチングのマスクに、後の工程でエッチングすべき対象物と同じ材料を用いているので、各エッチングの段階で自動的に消滅し、各段階で別にマスクを除去する工程を設ける必要がない。したがって、工程を簡略化できる効果がある。
なお、本実施例ではペデスタルとして、ＣＶＤ法で形成する非晶質カーボン膜を用いたが、回転塗布法で形成する有機塗布膜を用いることができる。有機塗布膜では、ＣＶＤ法で形成する炭素膜に比べて、表面をより平坦にできる利点がある。有機塗布膜としては４００℃程度の耐熱性を有するものが望ましい。また、非晶質カーボン膜のエッチングには酸素含有プラズマを用いたが、水素プラズマやアンモニアプラズマなどを用いることもできる。
次に、図１に示したＤＲＡＭの一部に本発明の製造方法を適用し、ペデスタルに有機塗布膜を用いた実施例について、図３（ａ）〜（ｓ）を用いて説明する。図１と同様に、図３の各図において、左側半分はメモリセル領域を、右側半分は周辺回路領域を示している。なお、図１と重複する部分については同一の符号を用いている。
最初に、図３（ａ）に示したように、層間絶縁膜１１３の所定の領域に、コンタクトプラグ１１７、ビット配線コンタクトプラグ１１５、コンタクトプラグ１３０を形成した。その後、ビット配線コンタクトプラグ１１５に接続する厚さ７０ｎｍのビット配線１１６とコンタクトプラグ１３０に接続する厚さ７０ｎｍの配線層１３１を同層で形成した。その後、厚さ２００ｎｍの有機塗布膜１３８ａを形成した。さらに、モノシラン（SiH4）と酸素を原料ガスとし、温度３５０℃のプラズマＣＶＤ法により厚さ２０ｎｍの酸化シリコン膜１３９を形成し、所定の位置にホトレジストパターン１４０を形成した。
有機塗布膜には、Dow Chemical社の商品名ＳｉＬＫなどを用いることができる。特に、シリコンを含有していないＳｉＬＫを選択することができる。塗布膜なので表面の平坦性は極めて良好である。
次に、図３（ｂ）に示したように、ホトレジストパターン１４０をマスクとして酸化シリコン膜１３９をフッ素含有プラズマによりエッチングした。その後、ホトレジストパターン１４０および酸化シリコン膜１３９をマスクとして、酸素含有プラズマにより有機塗布膜１３８ａをエッチングし、ペデスタル１４１を形成した。この時、ホトレジストパターン１４０も同時にエッチング除去される。
次に、図３（ｃ）に示したように、テトラエトキシシラン（TEOS）を原料とするプラズマＣＶＤ法により厚さ４００ｎｍの酸化シリコン膜１４２を形成し、ＣＭＰ法により表面を平坦化した。その後、平坦化された酸化シリコン膜１４２上に厚さ１５０ｎｍの非晶質カーボン膜１４３、および厚さ２０ｎｍの酸化シリコン膜１４４を形成し、さらにホトレジスト１４５を形成し、コンタクトホールパターン１４６を形成した。
次に、図３（ｄ）に示したように、ホトレジスト１４５をマスクとして酸化シリコン膜１４４、および非晶質カーボン膜１４３をエッチングし、コンタクトホールパターンを転写した。この時、ホトレジスト１４５も同時にエッチング除去される。
次に、図３（ｅ）に示したように、酸化シリコン膜１４４および非晶質カーボン膜１４３をマスクとしてフッ素含有プラズマにより酸化シリコン膜１４２をエッチングし、第１のコンタクトホール１４７ａおよび１４７ｃを形成した。このエッチングによりペデスタル１４１の表面が露出する。また、酸化シリコン膜１４４は同時にエッチング除去される。
次に、図３（ｆ）に示したように、第１のコンタクトホール１４７ａおよび１４７ｃの底面に露出した有機塗布膜から成るペデスタル１４１を酸素含有プラズマにより除去し、第２のコンタクトホール１４７ｂおよび１４７ｄを形成した。この処理により、メモリセル領域には第１のコンタクトホール１４７ｃと第２のコンタクトホール１４７ｄから成るコンタクトホールが形成され、コンタクトプラグ１１７が露出する。また、周辺回路領域には第１のコンタクトホール１４７ａと第２のコンタクトホール１４７ｂから成るコンタクトホールが形成され、配線層１３１が露出する。なお、この処理で表面の非晶質カーボン膜１４３は同時にエッチング除去される。
次に、図３（ｇ）に示したように、前記コンタクトホールが埋まるように、フッ化タングステンを原料とする周知のＣＶＤ法により、タングステン１４８を形成した。なお、メモリセル領域のコンタクトプラグ１１７がシリコンで形成されている場合にはタングステンとシリコンの過剰なシリサイド反応が生じ好ましくない。これを防止するために、タングステンを形成する前に薄いシリサイド層と窒化チタンバリヤ層を周知のＣＶＤ法で形することができる。コンタクトプラグが金属などで形成されている場合にはバリヤ層の形成は不要であるが、形成しても問題はない。
次に、図３（ｈ）に示したように、ＣＭＰ法により表面のタングステン１４８を除去した。その結果、メモリセル領域にはコンタクトプラグ１１７に接続する容量コンタクトプラグ１４８ｂが形成される。また、周辺回路領域には配線層１３１に接続するコンタクトプラグ１４８ａが形成される。
次に、図３（ｉ）に示したように、厚さ１０００ｎｍの有機塗布膜１４９を形成した後、厚さ５０ｎｍの酸化シリコン膜１５０をプラズマＣＶＤ法により形成し、その上にリソグラフィ法を用いてホトレジストパターン１５１を形成した。
次に、図３（ｊ）に示したように、ホトレジスト１５１をマスクとして酸化シリコン膜１５０をフッ素含有プラズマによりエッチングし、さらに酸素含有プラズマにより有機塗布膜１４９をエッチングして、有機塗布膜から成るペデスタル１５２を形成した。この時、ホトレジスト１５１も同時にエッチング除去される。
次に、図３（ｋ）に示したように、酸化シリコン膜１５３、厚さ６００ｎｍの非晶質カーボン膜１５４、厚さ５０ｎｍの酸化シリコン膜１５５を各々ＣＶＤ法により形成した。さらに、所定の領域にホトレジスト１５６のホールパターン１５６ａおよび１５６ｃを形成した。メモリセル領域に形成されるホールパターン１５６ａの短径は２４０ｎｍとなるようにした。また、周辺回路領域に形成されるホールパターン１５６ｃの直径は１３０ｎｍとなるようにした。
酸化シリコン膜１５３は形成後、ＣＭＰ法により表面を平坦化し、酸化シリコン膜１４２の表面から３０００ｎｍの厚さになるように調整した。有機塗布膜から成るペデスタル１５２の高さは１０００ｎｍなので、ペデスタル１５２上の酸化シリコン膜の厚さは２０００ｎｍとなる。
次に、図３（ｌ）に示したように、ホトレジスト１５６をマスクとして酸化シリコン膜１５５をフッ素含有プラズマによりエッチングし、さらに酸素含有プラズマにより非晶質カーボン膜１５４をエッチングし、ホール１５７ａおよび１５７ｃを形成した。この時、ホトレジスト１５６も同時にエッチング除去される。
次に、図３（ｍ）に示したように、非晶質カーボン膜１５４をマスクとして酸化シリコン膜１５３をフッ素含有プラズマによりエッチングし、メモリセル領域に第１のシリンダホール１５８ａおよび周辺回路領域に第１のコンタクトホール１５８ｃを形成し、有機塗布膜から成るペデスタル１５２の表面を露出させた。この時、酸化シリコン膜１５５も同時にエッチング除去される。
次に、図３（ｎ）に示したように、酸素含有プラズマにより有機塗布膜から成るペデスタル１５２をエッチングし、第２のシリンダホール１５８ｂと第２のコンタクトホール１５８ｄを形成した。この段階で、メモリセル領域には、第１のシリンダホール１５８ａおよび第２のシリンダホール１５８ｂから成るキャパシタ用シリンダホールが形成され、容量コンタクトプラグ１４８ｂの表面が露出する。一方、周辺回路領域には第１のコンタクトホール１５８ｃと第２のコンタクトホール１５８ｄから成るコンタクトホールが形成され、コンタクトプラグ１４８ａの表面が露出する。
従来技術で厚い酸化シリコン膜１５３をエッチングしてホールを形成する場合、厚い酸化シリコン膜１５３の下層に位置する酸化シリコン膜１４２がエッチングされないように、窒化シリコン膜などを介在させる必要があるが、本実施例で用いる有機塗布膜は酸素のみのプラズマで除去可能であり、酸化シリコン膜、シリコン膜、金属膜などをエッチングすることがない。したがって、酸化シリコン膜１５３と酸化シリコン膜１４２の間に他の膜を介在させる必要がない。
なお、有機塗布膜を酸素含有プラズマで除去する場合、容量コンタクトプラグ１４８ｂおよびコンタクトプラグ１４８ａの表面に１ｎｍ程度の酸化タングステンが形成されコンタクト抵抗が増大することがある。これを回避するためには酸素含有プラズマにより有機塗布膜をエッチングした後、４００℃程度の水素雰囲気中での熱処理を施すことにより酸化タングステンをタングステンに還元することができる。また、酸素プラズマに代えて水素やアンモニアプラズマにより有機塗布膜をエッチングしても良い。
次に、図３（ｏ）に示したように、厚さ７０ｎｍのタングステン１５９をＣＶＤ法により全面に形成した。周辺回路領域に形成したコンタクトホールの開口部の直径は１３０ｎｍなので、厚さ７０ｎｍのタングステンを形成することによりコンタクトホールはタングステンで充填される。一方、メモリセル領域に形成したシリンダホールは開口部の短径が２４０ｎｍなのでシリンダホールは充填されず、シリンダホールの内壁にのみタングステンが形成される。
次に、図３（ｐ）に示したように、ＣＭＰ法により表面に露出しているタングステン１５９を除去した。ＣＭＰに代えてドライエッチング法を用いることもできる。ドライエッチング法を用いる場合、シリンダホールの内部空間をホトレジスト等で充填しておくことが望ましい。
表面のタングステン１５９を除去することにより、メモリセル領域のシリンダホール内には、容量コンタクトプラグ１４８ｂに接続するキャパシタの下部電極１６０が形成される。一方、周辺回路領域には、コンタクトプラグ１４８ａに接続するコンタクトプラグ１６１が形成される。
次に、図３（ｑ）に示したように、キャパシタの誘電体１６２および上部電極１６３を形成した。誘電体１６２にはＡＬＤ（Atomic Layer Deposition）法により形成する酸化アルミニウムや酸化ハフニウム、あるいは酸化タンタルなどを用いることができる。また、上部電極１６３にはＣＶＤ法やＡＬＤ法で形成する窒化チタンなどを用いることができる。窒化チタンの上にスパッタ法で形成するタングステンなどを積層しても良い。
次に、図３（ｒ）に示したように、周辺回路領域に形成された誘電体１６２および上部電極１６３をリソグラフィとドライエッチングにより除去した。その後、厚さ５００ｎｍの酸化シリコン膜１６４を形成し、ＣＭＰ法により表面を平坦化した。なお、上部電極１６３のドライエッチングには塩素含有プラズマを用いた。
次に、図３（ｓ）に示したように、酸化シリコン膜１６４の所定の領域にコンタクトプラグ１６５および１６６を形成し、さらに金属配線１６７を形成した。以上の段階を経ることにより、メモリセル領域には、コンタクトプラグ１１７上に接続する容量コンタクトプラグ１４８ｂと容量コンタクトプラグ１４８ｂ上に接続するキャパシタが形成される。また、周辺回路領域には、配線層１３１上に接続するコンタクトプラグ１４８ａとコンタクトプラグ１４８ａ上に接続するコンタクトプラグ１６１とコンタクトプラグ１６１上に接続するコンタクトプラグ１６６が形成される。配線層１３１は、前記複数のコンタクトプラグを介して配線層１６７に接続される。
本実施例によれば、ホールを形成すべき位置に、有機塗布膜によるペデスタルを予め形成しておき、その上に酸化シリコン膜を形成している。したがって、酸化シリコン膜のエッチング深さが実質的に浅くなるので酸化シリコン膜の加工の困難性を著しく軽減できる。また、上層の酸化シリコン膜をエッチングすることによって露出する有機塗布膜は、酸素、水素もしくはアンモニア雰囲気のプラズマで容易に除去できるのでホール底部でエッチングが停止したり、ホールが閉塞する問題がない。さらに、有機塗布膜のエッチングにはフッ素などのハロゲンガスを含まないので、酸化シリコン膜、シリコン膜、金属膜などをエッチングすることがないので、有機塗布膜のエッチング時に、他の構成物に対して何ら悪影響を及ぼすことがない。
したがって、ホール底部の径は、有機塗布膜によるペデスタルの径で制御でき、各々のプラグ間およびプラグと配線層間での接触面積を確保して接触抵抗が増大する問題を回避できる。なお、本実施例では、メモリセル領域内のキャパシタを形成するシリンダホールと周辺回路領域のコンタクトプラグを同時に形成する例について示したが、どちらか一方にのみ適用できることは明らかである。
従来のＤＲＡＭ構造を説明するための断面模式図。 本発明の第１の実施例を説明するための一連の工程断面図。 本発明の第２の実施例を説明するための一連の工程断面図。 図３-１に引き続く一連の工程断面図。 図３-２に引き続く一連の工程断面図。 図３-３に引き続く一連の工程断面図。 図３-４に引き続く一連の工程断面図。 図３-５に引き続く一連の工程断面図。 図３-６に引き続く一連の工程断面図。
符号の説明
１０１ シリコン基板
１０２ ｎウエル
１０３、１０４ ｐウエル
１０５ 素子分離領域
１０６、１０７ トランジスタ
１０８、１１２ ドレイン
１０９ ソース
１１０ ゲート絶縁膜
１１１ ゲート電極
１１３、１１８、１２２、１２７、１４２ 層間絶縁膜
１１４、１２８、１３６ コンタクトホール
１１５ ビット配線コンタクトプラグ
１１５ａ 多結晶シリコン
１１５ｂ 金属シリサイド
１１６ ビット配線
１１６ａ、１３１ａ 窒化タングステン
１１６ｂ、１３１ｂ、１４８、１５９ タングステン
１１７、１３０、１３３、１３７ コンタクトプラグ
１４８ａ、１６１、１６５、１６６ コンタクトプラグ
１１９ 容量コンタクトホール
１２０、１４８ｂ 容量コンタクトプラグ
１２１ 窒化シリコン膜
１２３ シリンダホール
１２４、１６０ 下部電極
１２５、１６２ 誘電体
１２６、１６３ 上部電極
１２９ チタンシリサイド
１３１、１６７ 配線層
１３２ スルーホール
１３４ 配線
１３８、１４３、１５４ 非晶質カーボン膜
１３９、１４４、１５０、１５３、１５５、１６４ 酸化シリコン膜
１４０、１４５、１５１、１５６ ホトレジスト
１４１、１５２ ペデスタル
１４６、１５６ａ、１５６ｃ コンタクトホールパターン
１４７ａ、１４７ｃ、１５８ｃ 第１のコンタクトホール
１４７ｂ、１４７ｄ、１５８ｄ 第２のコンタクトホール
１３８ａ、１４９ 有機塗布膜
１５７ａ、１５７ｃ ホール
１５８ａ 第１のシリンダホール
１５８ｂ 第２のシリンダホール

Claims (8)

  1. （１）半導体基板上に複数のペデスタルを形成する工程と、
    （２）前記ペデスタルを埋め込むように絶縁膜を形成する工程と、
    （３）前記ペデスタル表面が露出するように前記絶縁膜に第１のホールを形成する工程と、
    （４）前記表面が露出したペデスタルを選択的に除去して、第１のホールに連続する第２のホールを形成することを特徴とする半導体装置の製造方法。
  2. （１）半導体基板上に第１の配線層もしくは第１のコンタクトプラグを形成する工程と、
    （２）前記第１の配線層もしくは第１のコンタクトプラグ上に柱状のペデスタルを形成する工程と、
    （３）前記柱状のペデスタルを埋め込むように絶縁膜を形成する工程と、
    （４）前記柱状のペデスタル表面が露出するように前記絶縁膜に第１のコンタクトホールを形成する工程と、
    （５）前記表面が露出した柱状のペデスタルを選択的に除去して、第１のコンタクトホールに連続する第２のコンタクトホールを形成し、前記第１の配線層もしくは第１のコンタクトプラグの表面を露出させる工程と、
    （６）前記第１のコンタクトホールおよび前記第１のコンタクトホールに連続する前記第２のコンタクトホールを導体で埋め込んでコンタクトプラグを形成し、前記第１の配線層もしくは前記第１のコンタクトプラグと前記コンタクトプラグの上層に位置する第２の配線層もしくは第２のコンタクトプラグとを接続することを特徴とする半導体装置の製造方法。
  3. （１）半導体基板上に形成された層間絶縁膜に容量コンタクトプラグを形成する工程と、
    （２）前記容量コンタクトプラグ上に柱状のペデスタルを形成する工程と、
    （３）前記柱状のペデスタルを埋め込むように絶縁膜を形成する工程と、
    （４）前記柱状のペデスタル表面が露出するように前記絶縁膜に第１のシリンダホールを形成する工程と、
    （５）前記表面が露出した柱状のペデスタルを選択的に除去して、第１のシリンダホールに連続する第２のシリンダホールを形成して前記容量コンタクトプラグの表面を露出させる工程と、
    （６）前記第１のシリンダホールおよび前記第１のシリンダホールに連続する前記第２のシリンダホールの内面にキャパシタの下部電極を形成し、前記容量コンタクトプラグと前記下部電極を接続する工程と、
    （７）全面に誘電体および上部電極を形成し、キャパシタを形成する工程を含むことを特徴とする半導体装置の製造方法。
  4. 前記ペデスタルは、回転塗布法で形成する有機塗布膜もしくは化学気相成長法で形成する非晶質カーボン膜からなることを特徴とする請求項１乃至３記載の半導体装置の製造方法。
  5. 前記ペデスタルは、シリコンを含有しないことを特徴とする請求項１乃至４記載の半導体装置の製造方法。
  6. 前記ペデスタルを埋め込むように絶縁膜を形成する工程の後、前記絶縁膜に第１のホール、第１のコンタクトホールもしくは第１のシリンダホールを形成する工程の前に、前記絶縁膜の表面を平坦化する工程を含むことを特徴とする請求項１乃至５記載の半導体装置の製造方法。
  7. 第１の配線層もしくは第１のコンタクトプラグと、前記第１の配線層もしくは第１のコンタクトプラグよりも上方に形成される第２の配線層もしくは第２のコンタクトプラグを接続する、第１の導体プラグおよび前記第１の導体プラグに連続して下に位置する第２の導体プラグから成るコンタクトプラグを備え、
    前記第１の導体プラグの直径が、前記第１の導体プラグと第２の導体プラグの接触面の直径よりも大きいことを特徴とする半導体装置。
  8. 第１の配線層もしくは第１のコンタクトプラグと、
    前記第１の配線層もしくは第１のコンタクトプラグ上に接続する第２の導体プラグと、
    前記第２の導体プラグ上に接続する第１の導体プラグと、
    前記第１の導体プラグに接続する第２の配線層もしくは第２のコンタクトプラグを備え、
    前記第１の導体プラグの断面形状はすり鉢状であり、前記第２の導体プラグの断面形状は矩形状であることを特徴とする請求項７記載の半導体装置。
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