JPH1050835A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH1050835A JPH1050835A JP20721896A JP20721896A JPH1050835A JP H1050835 A JPH1050835 A JP H1050835A JP 20721896 A JP20721896 A JP 20721896A JP 20721896 A JP20721896 A JP 20721896A JP H1050835 A JPH1050835 A JP H1050835A
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- film
- area
- semiconductor device
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Abstract
(57)【要約】
【課題】 配線幅とホール径とがほぼ同程度である場合
においてアライメントずれが生じた場合でも、ホール中
に充填された配線材料のエッチングを防止できる半導体
装置を提供する。 【解決手段】 導電材料であるＡｌを層間絶縁膜２に形
成したコンタクトホール３内に埋め込むことにより層間
接続部４を設けて成る半導体装置において、前記コンタ
クトホール３の形状が、少なくともその底部３ａで必要
な面積を有するとともに、その開口側の部分に前記底部
３ａの面積よりも小さい小面積部分６を有していること
を特徴とする。
においてアライメントずれが生じた場合でも、ホール中
に充填された配線材料のエッチングを防止できる半導体
装置を提供する。 【解決手段】 導電材料であるＡｌを層間絶縁膜２に形
成したコンタクトホール３内に埋め込むことにより層間
接続部４を設けて成る半導体装置において、前記コンタ
クトホール３の形状が、少なくともその底部３ａで必要
な面積を有するとともに、その開口側の部分に前記底部
３ａの面積よりも小さい小面積部分６を有していること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、コンタクトホール
を有する半導体装置およびその製造方法に関する。
を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置における素子の微細化のため
には、コンタクトホール等のホールを微細に形成し且つ
この微細なホールに確実に配線材料を埋め込むことが必
要になってくる。従来より、ホールに配線材料としてタ
ングステン（Ｗ）を埋め込む手法が採られていたが、工
程数削減の観点から、アルミニウム（Ａｌ）でホールを
埋め込み、プラグと配線を同時に形成する技術が有用視
されている。このＡｌでホールを埋め込む代表的な手法
として、高温スパッタ法や高温リフロー法が挙げられ
る。これらの手法は、Ａｌ成膜工程中もしくは成膜後に
基板を５００℃程度に加熱し、Ａｌをリフローし、ホー
ル内に充填する方法である。
には、コンタクトホール等のホールを微細に形成し且つ
この微細なホールに確実に配線材料を埋め込むことが必
要になってくる。従来より、ホールに配線材料としてタ
ングステン（Ｗ）を埋め込む手法が採られていたが、工
程数削減の観点から、アルミニウム（Ａｌ）でホールを
埋め込み、プラグと配線を同時に形成する技術が有用視
されている。このＡｌでホールを埋め込む代表的な手法
として、高温スパッタ法や高温リフロー法が挙げられ
る。これらの手法は、Ａｌ成膜工程中もしくは成膜後に
基板を５００℃程度に加熱し、Ａｌをリフローし、ホー
ル内に充填する方法である。
【０００３】Ａｌの埋め込みにおける埋め込み性能は、
ホールの形状に大きく左右されることが知られている。
例えば、ホールのエッジが角張っていると、Ａｌ薄膜の
スパッタの際にエッジが障害になってＡｌ薄膜のカバレ
ージが劣化する。その結果、埋め込み性能が低下し、コ
ンタクト抵抗の増大、エレクトロマイグレーション（Ｅ
Ｍ）耐性の低下等の問題が発生する。
ホールの形状に大きく左右されることが知られている。
例えば、ホールのエッジが角張っていると、Ａｌ薄膜の
スパッタの際にエッジが障害になってＡｌ薄膜のカバレ
ージが劣化する。その結果、埋め込み性能が低下し、コ
ンタクト抵抗の増大、エレクトロマイグレーション（Ｅ
Ｍ）耐性の低下等の問題が発生する。
【０００４】このため、従来より、これらの問題の解決
が試みられており、特開平５−４７９３９号公報には、
層間絶縁膜であるシリケートガラスを熱処理し、リフロ
ーさせることにより、エッジ部分が丸みをおびた形状の
コンタクトホールを形成する方法が開示されている。ま
た、特開平４−１０２３３１号公報には、不活性ガスの
プラズマによるスパッタエッチングにより、層間接続用
のビアホールの側壁を斜面状に加工することで、当該ビ
アホールをテーパ形状に形成する方法が開示されてい
る。
が試みられており、特開平５−４７９３９号公報には、
層間絶縁膜であるシリケートガラスを熱処理し、リフロ
ーさせることにより、エッジ部分が丸みをおびた形状の
コンタクトホールを形成する方法が開示されている。ま
た、特開平４−１０２３３１号公報には、不活性ガスの
プラズマによるスパッタエッチングにより、層間接続用
のビアホールの側壁を斜面状に加工することで、当該ビ
アホールをテーパ形状に形成する方法が開示されてい
る。
【０００５】
【発明が解決しようとする課題】上記従来のエッジを丸
くしたホールやテーパ形状のホールでは、その開口部の
面積はホール底部よりも広くなる。このような形状のホ
ールにＡｌ系材料を埋め込んで配線を形成すると、以下
のような問題がある。
くしたホールやテーパ形状のホールでは、その開口部の
面積はホール底部よりも広くなる。このような形状のホ
ールにＡｌ系材料を埋め込んで配線を形成すると、以下
のような問題がある。
【０００６】図５は、従来のＡｌ埋め込み方法を示した
工程図である。同図（ａ）に示すように、下地基板１０
０上に層間絶縁膜１０１を形成し、フォトリソグラフィ
技術により、コンタクトホール１０２…を形成し、更
に、上記従来の技術を用いて各コンタクトホール１０２
のエッジを丸く形成する。次に、同図（ｂ）に示すよう
に、Ａｌ（配線材料）膜１０３を前記コンタクトホール
１０２に埋め込む。そして、同図（ｃ）に示すように、
Ａｌ膜１０３上にフォトリソグラフィ技術を用いてレジ
ストパターン１０４を形成する。ここで、同図（ｃ）で
は、配線幅Ｃとコンタクトホール１０２の径（開口側の
径）とがほぼ同程度であり、且つアライメントずれが生
じた場合を想定して描いている。
工程図である。同図（ａ）に示すように、下地基板１０
０上に層間絶縁膜１０１を形成し、フォトリソグラフィ
技術により、コンタクトホール１０２…を形成し、更
に、上記従来の技術を用いて各コンタクトホール１０２
のエッジを丸く形成する。次に、同図（ｂ）に示すよう
に、Ａｌ（配線材料）膜１０３を前記コンタクトホール
１０２に埋め込む。そして、同図（ｃ）に示すように、
Ａｌ膜１０３上にフォトリソグラフィ技術を用いてレジ
ストパターン１０４を形成する。ここで、同図（ｃ）で
は、配線幅Ｃとコンタクトホール１０２の径（開口側の
径）とがほぼ同程度であり、且つアライメントずれが生
じた場合を想定して描いている。
【０００７】このようなアライメントずれが生じた状態
で前記Ａｌ膜１０３のエッチングがなされると、同図
（ｄ）に示すように、コンタクトホール１０２内のＡｌ
膜もエッチングされる。この結果、コンタクト抵抗の増
大、歩留りの低下、性能のばらつきの増大、リーク電流
の増大といった問題が生じる。かかる問題は、コンタク
トホール１０２のエッジに丸みを持たせた場合に生じ易
いが、エッジが角張っている場合においても生じ得るも
のである。なお、同図（ｅ）は、エッチング後に前記レ
ジストパターン１０４を除去した状態を示している。
で前記Ａｌ膜１０３のエッチングがなされると、同図
（ｄ）に示すように、コンタクトホール１０２内のＡｌ
膜もエッチングされる。この結果、コンタクト抵抗の増
大、歩留りの低下、性能のばらつきの増大、リーク電流
の増大といった問題が生じる。かかる問題は、コンタク
トホール１０２のエッジに丸みを持たせた場合に生じ易
いが、エッジが角張っている場合においても生じ得るも
のである。なお、同図（ｅ）は、エッチング後に前記レ
ジストパターン１０４を除去した状態を示している。
【０００８】コンタクトホール１０２の径を配線幅Ｃよ
りも十分に小さくすれば、上記問題点を解決することが
できる。しかし、ホール径を単純に小さくした場合は、
コンタクト面積の減少によりコンタクト抵抗が増大する
ことになり、ビアホールの場合には、アスペクト比の増
加によりビア抵抗が増大する。
りも十分に小さくすれば、上記問題点を解決することが
できる。しかし、ホール径を単純に小さくした場合は、
コンタクト面積の減少によりコンタクト抵抗が増大する
ことになり、ビアホールの場合には、アスペクト比の増
加によりビア抵抗が増大する。
【０００９】ホール径を小さくせずに前記問題点を解決
するためには、図６（ａ）乃至（ｅ）の工程図に示すよ
うに、メタルオーバーラップを設けたドックボーン１０
５が必要になる。特に、ホール開口部が拡げられた従来
のテーパ型或いはエッジ丸め型のホールの場合は、十分
な幅Ｄを持ったドッグボーン１０５が必要になる。この
ようなドッグボーン１０５の存在は、配線間スペースＥ
を増大させるため、集積度が低下する。
するためには、図６（ａ）乃至（ｅ）の工程図に示すよ
うに、メタルオーバーラップを設けたドックボーン１０
５が必要になる。特に、ホール開口部が拡げられた従来
のテーパ型或いはエッジ丸め型のホールの場合は、十分
な幅Ｄを持ったドッグボーン１０５が必要になる。この
ようなドッグボーン１０５の存在は、配線間スペースＥ
を増大させるため、集積度が低下する。
【００１０】この発明は、上記の事情に鑑み、配線幅と
ホール径とがほぼ同程度である場合においてアライメン
トずれが生じた場合でも、ホール中に充填された配線材
料のエッチングを防止できる半導体装置およびその製造
方法を提供することを目的とする。
ホール径とがほぼ同程度である場合においてアライメン
トずれが生じた場合でも、ホール中に充填された配線材
料のエッチングを防止できる半導体装置およびその製造
方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明の半導体装置
は、層間絶縁膜に形成したホール内に導電材料を埋め込
むことにより層間接続部を設けて成る半導体装置におい
て、前記ホールの形状が、少なくともその底部で必要な
面積を有するとともに、その開口部から底部に至るいず
れかの部分に前記底部の面積よりも小さい小面積部分を
有していることを特徴とする。
は、層間絶縁膜に形成したホール内に導電材料を埋め込
むことにより層間接続部を設けて成る半導体装置におい
て、前記ホールの形状が、少なくともその底部で必要な
面積を有するとともに、その開口部から底部に至るいず
れかの部分に前記底部の面積よりも小さい小面積部分を
有していることを特徴とする。
【００１２】かかる構成であれば、前記導電材料にて形
成した配線の幅と前記ホール径とがほぼ同程度である場
合に当該配線形成に際してアライメントずれが生じてホ
ール中に存在している導電材料に対してエッチングが進
行したとしても、前記小面積部分がエッチングに対する
ストッパーとして機能するため、エッチングが底部にま
で至ることがなく、前記必要な面積を有する底部の全領
域で前記導電材料とのコンタクトが確保されるので、コ
ンタクト抵抗の増大、歩留りの低下、性能のばらつきの
増大、リーク電流の増大といった問題を防止することが
できる。
成した配線の幅と前記ホール径とがほぼ同程度である場
合に当該配線形成に際してアライメントずれが生じてホ
ール中に存在している導電材料に対してエッチングが進
行したとしても、前記小面積部分がエッチングに対する
ストッパーとして機能するため、エッチングが底部にま
で至ることがなく、前記必要な面積を有する底部の全領
域で前記導電材料とのコンタクトが確保されるので、コ
ンタクト抵抗の増大、歩留りの低下、性能のばらつきの
増大、リーク電流の増大といった問題を防止することが
できる。
【００１３】また、この発明の半導体装置の製造方法
は、層間絶縁膜に形成したホール内に導電材料を埋め込
むことにより層間接続部を設ける工程を具備する半導体
装置の製造方法において、前記ホールの底部で必要とさ
れる面積よりも小面積の基礎穴を形成する工程と、前記
基礎穴の底部分の面積を拡げて必要な底部面積を有する
ホールを形成する工程とを備えることを特徴とする。
は、層間絶縁膜に形成したホール内に導電材料を埋め込
むことにより層間接続部を設ける工程を具備する半導体
装置の製造方法において、前記ホールの底部で必要とさ
れる面積よりも小面積の基礎穴を形成する工程と、前記
基礎穴の底部分の面積を拡げて必要な底部面積を有する
ホールを形成する工程とを備えることを特徴とする。
【００１４】具体的には、所定のエッチング液に対する
エッチングレートが第１の膜よりも第２の膜の方が小さ
いこれら２種類の膜を第１，第２の順に積層形成して層
間絶縁膜を得る。次に、前記層間絶縁膜に異方性エッチ
ングにて前記ホールの底部で必要とされる面積よりも小
面積の基礎穴を形成する。そして、前記所定のエッチン
グ液にて前記第１の膜における基礎穴面積を拡げて必要
な面積の底部を持つホールを形成すればよい。
エッチングレートが第１の膜よりも第２の膜の方が小さ
いこれら２種類の膜を第１，第２の順に積層形成して層
間絶縁膜を得る。次に、前記層間絶縁膜に異方性エッチ
ングにて前記ホールの底部で必要とされる面積よりも小
面積の基礎穴を形成する。そして、前記所定のエッチン
グ液にて前記第１の膜における基礎穴面積を拡げて必要
な面積の底部を持つホールを形成すればよい。
【００１５】また、この発明の半導体装置の製造方法
は、層間絶縁膜に形成したホール内に導電材料を埋め込
むことにより層間接続部を設ける工程を具備する半導体
装置の製造方法において、前記ホールの底部で必要とさ
れる面積を有する基礎穴を形成する工程と、前記基礎穴
の開口側の部分の面積を狭めてホールを形成する工程と
を備えていることを特徴とする。
は、層間絶縁膜に形成したホール内に導電材料を埋め込
むことにより層間接続部を設ける工程を具備する半導体
装置の製造方法において、前記ホールの底部で必要とさ
れる面積を有する基礎穴を形成する工程と、前記基礎穴
の開口側の部分の面積を狭めてホールを形成する工程と
を備えていることを特徴とする。
【００１６】具体的には、リフロー性が第１の膜よりも
第２の膜の方が大きいこれら２種類の膜を第１，第２の
順に積層形成して層間絶縁膜を得る。次に、前記層間絶
縁膜に異方性エッチングにて前記ホールの底部で必要と
される面積を有する基礎穴を形成する。そして、前記リ
フローにて前記第２の膜における開口部分の面積を狭め
てホールを形成すればよい。
第２の膜の方が大きいこれら２種類の膜を第１，第２の
順に積層形成して層間絶縁膜を得る。次に、前記層間絶
縁膜に異方性エッチングにて前記ホールの底部で必要と
される面積を有する基礎穴を形成する。そして、前記リ
フローにて前記第２の膜における開口部分の面積を狭め
てホールを形成すればよい。
【００１７】また、前記ホール内への導電材料の埋め込
みを、高圧埋め込み法により行うようにしてもよい。
みを、高圧埋め込み法により行うようにしてもよい。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。
基づいて説明する。
【００１９】図１は、この発明の実施の形態の半導体装
置の要部を示す縦断側面図である。Ｓｉ基板１上には、
第１の膜２ａと第２の膜２ｂとから成る層間絶縁膜２が
形成されている。層間絶縁膜２には、この図では二つの
コンタクトホール３，３が形成されている。各コンタク
トホール３には、配線材料となる導電材料が充填される
ことにより、Ａｌから成る層間接続部４およびＡｌ配線
５が設けられている。そして、前記ホール３の形状が、
少なくともその低部３ａで必要な面積（ホール径Ａ）を
有するとともに、その開口部３ｂに前記底部３ａの面積
（ホール径Ａ）よりも小さい面積（ホール径Ｂ）の小面
積部分６を有している。
置の要部を示す縦断側面図である。Ｓｉ基板１上には、
第１の膜２ａと第２の膜２ｂとから成る層間絶縁膜２が
形成されている。層間絶縁膜２には、この図では二つの
コンタクトホール３，３が形成されている。各コンタク
トホール３には、配線材料となる導電材料が充填される
ことにより、Ａｌから成る層間接続部４およびＡｌ配線
５が設けられている。そして、前記ホール３の形状が、
少なくともその低部３ａで必要な面積（ホール径Ａ）を
有するとともに、その開口部３ｂに前記底部３ａの面積
（ホール径Ａ）よりも小さい面積（ホール径Ｂ）の小面
積部分６を有している。
【００２０】かかる構造の半導体装置であれば、前記導
電材料にて形成したＡｌ配線５の幅と前記ホール径Ａと
が同程度である場合に当該配線形成に際してアライメン
トずれが生じたとしても、前記小面積部分６がエッチン
グに対するストッパーとして機能するため、エッチング
が底部３ａにまで至ることがなく、前記必要な面積を有
する底部３ａの全領域で前記導電材料とのコンタクトが
確保されるので、コンタクト抵抗の増大、歩留りの低
下、性能のばらつきの増大、リーク電流の増大といった
問題を防止することができる。
電材料にて形成したＡｌ配線５の幅と前記ホール径Ａと
が同程度である場合に当該配線形成に際してアライメン
トずれが生じたとしても、前記小面積部分６がエッチン
グに対するストッパーとして機能するため、エッチング
が底部３ａにまで至ることがなく、前記必要な面積を有
する底部３ａの全領域で前記導電材料とのコンタクトが
確保されるので、コンタクト抵抗の増大、歩留りの低
下、性能のばらつきの増大、リーク電流の増大といった
問題を防止することができる。
【００２１】次に、上記半導体装置の製造方法について
説明する。図２は、製造方法を工程順に示した工程図で
ある。
説明する。図２は、製造方法を工程順に示した工程図で
ある。
【００２２】同図（ａ）に示すように、Ｓｉ基板１１上
に第１の膜２ａとなるＮＳＧ（窒化シリゲートガラス）
膜１２ａをプラズマＣＶＤ法により６００ｎｍの膜厚で
形成し、更に、このＮＳＧ膜１２ａ上に第２の膜２ｂと
なるＳｉＯＮ膜１２ｂを同じくプラズマＣＶＤ法により
３００ｎｍの膜厚で順次積層形成し、層間絶縁膜１２を
得る。次に、この層間絶縁膜１２上に図示しないフォト
レジスト膜を塗布してパターニングし、このパターニン
グされたフォトレジスト膜をマスクとして異方性ドライ
エッチングを行い、同図（ｂ）に示すように、層間絶縁
膜１２に基礎穴１３０を形成する。ここで、この基礎穴
１３０は、その開口部から底部に至るまで一定のホール
面積（ホール径Ｂ）を有し、このホール面積（ホール径
Ｂ）は、前記図１のコンタクトホール３の底部３ａで必
要とされる面積よりも小面積とされている。
に第１の膜２ａとなるＮＳＧ（窒化シリゲートガラス）
膜１２ａをプラズマＣＶＤ法により６００ｎｍの膜厚で
形成し、更に、このＮＳＧ膜１２ａ上に第２の膜２ｂと
なるＳｉＯＮ膜１２ｂを同じくプラズマＣＶＤ法により
３００ｎｍの膜厚で順次積層形成し、層間絶縁膜１２を
得る。次に、この層間絶縁膜１２上に図示しないフォト
レジスト膜を塗布してパターニングし、このパターニン
グされたフォトレジスト膜をマスクとして異方性ドライ
エッチングを行い、同図（ｂ）に示すように、層間絶縁
膜１２に基礎穴１３０を形成する。ここで、この基礎穴
１３０は、その開口部から底部に至るまで一定のホール
面積（ホール径Ｂ）を有し、このホール面積（ホール径
Ｂ）は、前記図１のコンタクトホール３の底部３ａで必
要とされる面積よりも小面積とされている。
【００２３】次に、１５％のＢＨＦ溶液を用いて前記基
礎穴１３０のエッチングを行う。ここで、ＳｉＯＮ膜１
２ｂとＮＳＧ膜１２ａは、前記ＢＨＦ溶液に対して互い
にエッチングレートが異なり、ＳｉＯＮ膜１２ｂの方が
ＮＳＧ膜１２ａよりもエッチングレートは小さい。従っ
て、層間絶縁膜１２の下側部分を成すＮＳＧ膜１２ａの
方がより大きくエッチングされるため、同図（ｃ）に示
すように、ＮＳＧ膜１２ａにおける基礎穴面積が拡げら
れて必要な底部面積を有するコンタクトホール１３が形
成される。
礎穴１３０のエッチングを行う。ここで、ＳｉＯＮ膜１
２ｂとＮＳＧ膜１２ａは、前記ＢＨＦ溶液に対して互い
にエッチングレートが異なり、ＳｉＯＮ膜１２ｂの方が
ＮＳＧ膜１２ａよりもエッチングレートは小さい。従っ
て、層間絶縁膜１２の下側部分を成すＮＳＧ膜１２ａの
方がより大きくエッチングされるため、同図（ｃ）に示
すように、ＮＳＧ膜１２ａにおける基礎穴面積が拡げら
れて必要な底部面積を有するコンタクトホール１３が形
成される。
【００２４】次に、同図（ｄ）に示すように、層間絶縁
膜１２上にＴｉＮ／Ｔｉ積層膜１４を形成する。このＴ
ｉＮ／Ｔｉ積層膜１４は、Ｓｉ基板１１に対するコンタ
クト層として機能するとともに配線材料となるＡｌへの
酸素の拡散を防止するバリア層として機能するものであ
る。かかるＴｉＮ／Ｔｉ積層膜１４は、ＣＶＤ法を用い
て先にＴｉ膜を３０ｎｍの膜厚で形成し、その上に同じ
くＣＶＤ法を用いて導電膜であるＴｉＮ膜を６０ｎｍの
膜厚で形成することにより得られる。なお、ＣＶＤ法
は、成膜原料と下地基板との表面反応で成膜が進行する
ものであるため、上記形状のコンタクトホール１３に対
しても十分な被覆性でＴｉＮ／Ｔｉ積層膜１４を形成す
ることができる。
膜１２上にＴｉＮ／Ｔｉ積層膜１４を形成する。このＴ
ｉＮ／Ｔｉ積層膜１４は、Ｓｉ基板１１に対するコンタ
クト層として機能するとともに配線材料となるＡｌへの
酸素の拡散を防止するバリア層として機能するものであ
る。かかるＴｉＮ／Ｔｉ積層膜１４は、ＣＶＤ法を用い
て先にＴｉ膜を３０ｎｍの膜厚で形成し、その上に同じ
くＣＶＤ法を用いて導電膜であるＴｉＮ膜を６０ｎｍの
膜厚で形成することにより得られる。なお、ＣＶＤ法
は、成膜原料と下地基板との表面反応で成膜が進行する
ものであるため、上記形状のコンタクトホール１３に対
しても十分な被覆性でＴｉＮ／Ｔｉ積層膜１４を形成す
ることができる。
【００２５】次に、同図（ｅ）に示すように、ＴｉＮ／
Ｔｉ積層膜１４上（厳密にはＴｉＮ膜上）に、スパッタ
法により導電材膜であるＡｌＳｉ1.0%Ｃｕ0.5%薄膜１５
を５００ｎｍの膜厚に堆積形成する。このとき、ＡｌＳ
ｉ1.0%Ｃｕ0.5%薄膜１５は、コンタクトホール１３内で
はボイド状になり、コンタクトホール１３上ではブリッ
ジ状に堆積することになる。そして、この同図（ｅ）に
示す状態の試料を図示しない高圧容器内へ搬送し、高圧
埋め込み法を実行する。
Ｔｉ積層膜１４上（厳密にはＴｉＮ膜上）に、スパッタ
法により導電材膜であるＡｌＳｉ1.0%Ｃｕ0.5%薄膜１５
を５００ｎｍの膜厚に堆積形成する。このとき、ＡｌＳ
ｉ1.0%Ｃｕ0.5%薄膜１５は、コンタクトホール１３内で
はボイド状になり、コンタクトホール１３上ではブリッ
ジ状に堆積することになる。そして、この同図（ｅ）に
示す状態の試料を図示しない高圧容器内へ搬送し、高圧
埋め込み法を実行する。
【００２６】すると、同図（ｆ）に示すように、コンタ
クトホール１３上にブリッジ状に堆積していたＡｌＳｉ
1.0%Ｃｕ0.5%薄膜１５がコンタクトホール１３内に埋め
込まれ、層間接続部１６が形成される。なお、高圧埋め
込みの条件は、高圧容器内の温度を４５０℃に設定する
とともに、高圧容器内の雰囲気を７０ＭＰａのＡｒ雰囲
気とした。
クトホール１３上にブリッジ状に堆積していたＡｌＳｉ
1.0%Ｃｕ0.5%薄膜１５がコンタクトホール１３内に埋め
込まれ、層間接続部１６が形成される。なお、高圧埋め
込みの条件は、高圧容器内の温度を４５０℃に設定する
とともに、高圧容器内の雰囲気を７０ＭＰａのＡｒ雰囲
気とした。
【００２７】次に、同図（ｇ）に示すように、図示しな
いフォトレジスト膜をＡｌＳｉ1.0%Ｃｕ0.5%薄膜１５上
に塗布してパターニングし、このパターニングしたフォ
トレジスト膜をマスクにして異方性エッチングを行い、
Ａｌ配線１７を形成する。
いフォトレジスト膜をＡｌＳｉ1.0%Ｃｕ0.5%薄膜１５上
に塗布してパターニングし、このパターニングしたフォ
トレジスト膜をマスクにして異方性エッチングを行い、
Ａｌ配線１７を形成する。
【００２８】以上の工程により、図１に示した半導体装
置が得られる。ここで、例えば、０．６μｍ径のコンタ
クトホール１３を形成することにした場合は、まず０．
４μｍ径の基礎穴１３０を形成し、その後にウェットエ
ッチングでＮＳＧ膜１２ａにおける基礎穴部分を０．６
μｍの径に拡げる。すると、開口側部分であるＳｉＯＮ
膜１２ｂ部分が底側部分であるＮＳＧ膜１２ａに対して
０．１μｍ突き出ることになる。この突き出た部分が図
１における小面積部分６であり、これがエッチングに対
するストッパーとして機能するため、たとえアライメン
トずれが生じたとしてもエッチングが底部にまで至るこ
とがなく、前記必要な面積を有するコンタクトホール１
３底部の全領域で前記ＡｌＳｉ1.0%Ｃｕ0.5%薄膜１５と
のコンタクトが確保される。
置が得られる。ここで、例えば、０．６μｍ径のコンタ
クトホール１３を形成することにした場合は、まず０．
４μｍ径の基礎穴１３０を形成し、その後にウェットエ
ッチングでＮＳＧ膜１２ａにおける基礎穴部分を０．６
μｍの径に拡げる。すると、開口側部分であるＳｉＯＮ
膜１２ｂ部分が底側部分であるＮＳＧ膜１２ａに対して
０．１μｍ突き出ることになる。この突き出た部分が図
１における小面積部分６であり、これがエッチングに対
するストッパーとして機能するため、たとえアライメン
トずれが生じたとしてもエッチングが底部にまで至るこ
とがなく、前記必要な面積を有するコンタクトホール１
３底部の全領域で前記ＡｌＳｉ1.0%Ｃｕ0.5%薄膜１５と
のコンタクトが確保される。
【００２９】なお、図２の製造方法の例では、所定のエ
ッチング液に対するエッチングレートが第１の膜よりも
第２の膜の方が小さいこれら２種類の膜を第１，第２の
順に積層形成する例として、前記所定のエッチング液を
ＢＨＦとし、第１の膜をＮＳＧ膜とし、第２の膜をＳｉ
ＯＮ膜とした場合を示したが、これらに限られないこと
は勿論である。
ッチング液に対するエッチングレートが第１の膜よりも
第２の膜の方が小さいこれら２種類の膜を第１，第２の
順に積層形成する例として、前記所定のエッチング液を
ＢＨＦとし、第１の膜をＮＳＧ膜とし、第２の膜をＳｉ
ＯＮ膜とした場合を示したが、これらに限られないこと
は勿論である。
【００３０】次に、この発明の半導体装置の他の製造方
法を図３に基づいて説明する。図３は、この他の製造方
法を工程順に示した工程図である。
法を図３に基づいて説明する。図３は、この他の製造方
法を工程順に示した工程図である。
【００３１】同図（ａ）に示すように、Ｓｉ基板２１上
にＮＳＧ膜２２ａをＣＶＤ法により７００ｎｍの膜厚で
形成し、更に、このＮＳＧ膜２２ａ上にＢＰＳＧ（Ｂｏ
ｒｏｎ ｄｏｐｅｄ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜２２ｂをＯ3 −ＴＥＯＳ（Ｔｅｔｒ
ａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）の手法により３００
ｎｍの膜厚で積層形成し、層間絶縁膜２２を得る。次
に、層間絶縁膜２２上に図示しないフォトレジスト膜を
塗布してパターニングし、このパターニングされたフォ
トレジスト膜をマスクとして異方性ドライエッチングを
行い、同図（ｂ）に示すように、層間絶縁膜２２に基礎
穴２３０を形成する。ここで、この基礎穴２３０は、そ
の開口部から底部に至るまで一定のホール面積（ホール
径Ａ）を有する垂直形状、若しくは、底側でホール径Ａ
を有し開口部側でこれよりも小径となる逆テーパ形状に
形成される。このような形状の設定は、エッチング条件
の設定で行える。
にＮＳＧ膜２２ａをＣＶＤ法により７００ｎｍの膜厚で
形成し、更に、このＮＳＧ膜２２ａ上にＢＰＳＧ（Ｂｏ
ｒｏｎ ｄｏｐｅｄ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜２２ｂをＯ3 −ＴＥＯＳ（Ｔｅｔｒ
ａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）の手法により３００
ｎｍの膜厚で積層形成し、層間絶縁膜２２を得る。次
に、層間絶縁膜２２上に図示しないフォトレジスト膜を
塗布してパターニングし、このパターニングされたフォ
トレジスト膜をマスクとして異方性ドライエッチングを
行い、同図（ｂ）に示すように、層間絶縁膜２２に基礎
穴２３０を形成する。ここで、この基礎穴２３０は、そ
の開口部から底部に至るまで一定のホール面積（ホール
径Ａ）を有する垂直形状、若しくは、底側でホール径Ａ
を有し開口部側でこれよりも小径となる逆テーパ形状に
形成される。このような形状の設定は、エッチング条件
の設定で行える。
【００３２】次に、８５０℃の窒素雰囲気中で熱処理を
行う。ここで、ＮＳＧ膜２２ａとＢＰＳＧ膜２２ｂと
は、熱処理中のリフロー性（熱だれ性）が異なり、ＢＰ
ＳＧ膜２２ｂの方がＮＳＧ膜２２ａよりもリフロー性は
高い。従って、上記熱処理により層間絶縁膜２２の上側
部分を成すＢＰＳＧ膜２２ｂのみがリフローされるた
め、同図（ｃ）に示すように、ＢＰＳＧ膜２２ｂにおけ
る開口面積が狭められたコンタクトホール２３が形成さ
れる。
行う。ここで、ＮＳＧ膜２２ａとＢＰＳＧ膜２２ｂと
は、熱処理中のリフロー性（熱だれ性）が異なり、ＢＰ
ＳＧ膜２２ｂの方がＮＳＧ膜２２ａよりもリフロー性は
高い。従って、上記熱処理により層間絶縁膜２２の上側
部分を成すＢＰＳＧ膜２２ｂのみがリフローされるた
め、同図（ｃ）に示すように、ＢＰＳＧ膜２２ｂにおけ
る開口面積が狭められたコンタクトホール２３が形成さ
れる。
【００３３】次に、同図（ｄ）に示すように、層間絶縁
膜２２上にＴｉＮ／Ｔｉ積層膜２４を形成する。かかる
ＴｉＮ／Ｔｉ積層膜２４は、ＣＶＤ法を用いて先にＴｉ
膜を３０ｎｍの膜厚で形成し、その上に同じくＣＶＤ法
を用いて導電膜であるＴｉＮ膜を６０ｎｍの膜厚で形成
することにより得られる。
膜２２上にＴｉＮ／Ｔｉ積層膜２４を形成する。かかる
ＴｉＮ／Ｔｉ積層膜２４は、ＣＶＤ法を用いて先にＴｉ
膜を３０ｎｍの膜厚で形成し、その上に同じくＣＶＤ法
を用いて導電膜であるＴｉＮ膜を６０ｎｍの膜厚で形成
することにより得られる。
【００３４】次に、同図（ｅ）に示すように、ＴｉＮ／
Ｔｉ積層膜２４上（厳密にはＴｉＮ膜上）に、スパッタ
法により導電材膜であるＡｌＳｉ1.0%Ｃｕ0.5%薄膜２５
を５００ｎｍの膜厚に堆積形成する。そして、この同図
（ｅ）に示す状態の試料を図示しない高圧容器内へ搬送
し、高圧埋め込み法を実行する。
Ｔｉ積層膜２４上（厳密にはＴｉＮ膜上）に、スパッタ
法により導電材膜であるＡｌＳｉ1.0%Ｃｕ0.5%薄膜２５
を５００ｎｍの膜厚に堆積形成する。そして、この同図
（ｅ）に示す状態の試料を図示しない高圧容器内へ搬送
し、高圧埋め込み法を実行する。
【００３５】すると、同図（ｆ）に示すように、コンタ
クトホール２３上にブリッジ状に堆積していたＡｌＳｉ
1.0%Ｃｕ0.5%薄膜２５がコンタクトホール２３内に埋め
込まれ層間接続部２６が形成される。なお、高圧埋め込
みの条件は、高圧容器内の温度を４５０℃に設定すると
ともに、高圧容器内の雰囲気を７０ＭＰａのＡｒ雰囲気
とした。
クトホール２３上にブリッジ状に堆積していたＡｌＳｉ
1.0%Ｃｕ0.5%薄膜２５がコンタクトホール２３内に埋め
込まれ層間接続部２６が形成される。なお、高圧埋め込
みの条件は、高圧容器内の温度を４５０℃に設定すると
ともに、高圧容器内の雰囲気を７０ＭＰａのＡｒ雰囲気
とした。
【００３６】次に、同図（ｇ）に示すように、図示しな
いフォトレジスト膜をＡｌＳｉ1.0%Ｃｕ0.5%薄膜２５上
に塗布してパターニングし、このパターニングしたフォ
トレジスト膜をマスクにして異方性エッチングを行い、
Ａｌ配線２７を形成する。
いフォトレジスト膜をＡｌＳｉ1.0%Ｃｕ0.5%薄膜２５上
に塗布してパターニングし、このパターニングしたフォ
トレジスト膜をマスクにして異方性エッチングを行い、
Ａｌ配線２７を形成する。
【００３７】以上説明した製造方法において、例えば、
０．４μｍ径のコンタクトホール２３を形成することに
した場合は、まず０．４μｍ径の基礎穴２３０を形成
し、その後にリフローによってＢＰＳＧ膜２２ｂのホー
ル径を０．２μｍに狭める。この場合、コンタクトホー
ル壁面に対して０．１μｍ突き出る部分が得られ、この
部分が、エッチングに対するストッパーとして機能する
ことになる。
０．４μｍ径のコンタクトホール２３を形成することに
した場合は、まず０．４μｍ径の基礎穴２３０を形成
し、その後にリフローによってＢＰＳＧ膜２２ｂのホー
ル径を０．２μｍに狭める。この場合、コンタクトホー
ル壁面に対して０．１μｍ突き出る部分が得られ、この
部分が、エッチングに対するストッパーとして機能する
ことになる。
【００３８】なお、図３の製造方法の例では、リフロー
性が第１の膜よりも第２の膜の方が大きいこれら２種類
の膜を第１，第２の順に積層形成して層間絶縁膜を得る
例として、第１の膜をＮＳＧ膜とし、第２の膜をＢＰＳ
Ｇ膜とした場合を示したが、これらに限られないことは
勿論である。
性が第１の膜よりも第２の膜の方が大きいこれら２種類
の膜を第１，第２の順に積層形成して層間絶縁膜を得る
例として、第１の膜をＮＳＧ膜とし、第２の膜をＢＰＳ
Ｇ膜とした場合を示したが、これらに限られないことは
勿論である。
【００３９】また、図３の製造方法の例では、前記リフ
ローによって開口エッジ部分が丸みを帯びるため、配線
材料の埋め込みを、前記高圧埋め込み法によらずに、高
温スパッタ法や高温リフロー法を用いて行うことも可能
である。
ローによって開口エッジ部分が丸みを帯びるため、配線
材料の埋め込みを、前記高圧埋め込み法によらずに、高
温スパッタ法や高温リフロー法を用いて行うことも可能
である。
【００４０】図４は、この発明の半導体装置と従来の半
導体装置とを比較するための図であり、同図（ａ）は従
来の半導体装置の配線部分の平面図、同図（ｂ）はこの
発明の半導体装置の配線部分の平面図である。共に０．
４μｍ径のコンタクトホール５１，５１′を０．５μｍ
幅のメタル配線５２で接続した場合を示している。ここ
で、０．１５μｍのマスクずれを考慮すると、同図
（ａ）の従来構造では、コンタクトホール５１の縁から
０．１５μｍ以上の余裕を持たせるために、０．７μｍ
以上のドッグボーン５３が必要になる。そして、配線間
スペースのデザインルールを０．５μｍとする場合、こ
の値がドッグボーン５３，５３間の値で決まる結果、配
線間ピッチを１．２μｍとしなければならない。一方、
同図（ｂ）の本発明の場合、コンタクトホール５１′の
小面積部分（０．２μｍ径：図では隠れ線にて表されて
いる）５１′ａの縁を基準に０．１５μｍのマスクずれ
を考慮すればよく、この範囲はメタル配線５２の幅の範
囲内にあるため、ドッグボーンは不要である。従って、
上記デザインルールの下では、配線間ピッチを１．０μ
ｍとすることができるので、従来に比較して配線間ピッ
チを０．２μｍ縮小することができる。
導体装置とを比較するための図であり、同図（ａ）は従
来の半導体装置の配線部分の平面図、同図（ｂ）はこの
発明の半導体装置の配線部分の平面図である。共に０．
４μｍ径のコンタクトホール５１，５１′を０．５μｍ
幅のメタル配線５２で接続した場合を示している。ここ
で、０．１５μｍのマスクずれを考慮すると、同図
（ａ）の従来構造では、コンタクトホール５１の縁から
０．１５μｍ以上の余裕を持たせるために、０．７μｍ
以上のドッグボーン５３が必要になる。そして、配線間
スペースのデザインルールを０．５μｍとする場合、こ
の値がドッグボーン５３，５３間の値で決まる結果、配
線間ピッチを１．２μｍとしなければならない。一方、
同図（ｂ）の本発明の場合、コンタクトホール５１′の
小面積部分（０．２μｍ径：図では隠れ線にて表されて
いる）５１′ａの縁を基準に０．１５μｍのマスクずれ
を考慮すればよく、この範囲はメタル配線５２の幅の範
囲内にあるため、ドッグボーンは不要である。従って、
上記デザインルールの下では、配線間ピッチを１．０μ
ｍとすることができるので、従来に比較して配線間ピッ
チを０．２μｍ縮小することができる。
【００４１】
【発明の効果】以上説明したように、この発明によれ
ば、配線幅とホール径とがほぼ同程度である場合におい
てアライメントずれが生じた場合でも、ホール中の配線
材料のエッチングを防止できるので、コンタクト抵抗の
低減等が図れるとともに、配線ピッチを縮小して集積度
を向上させることができるという効果を奏する。
ば、配線幅とホール径とがほぼ同程度である場合におい
てアライメントずれが生じた場合でも、ホール中の配線
材料のエッチングを防止できるので、コンタクト抵抗の
低減等が図れるとともに、配線ピッチを縮小して集積度
を向上させることができるという効果を奏する。
【図１】この発明の実施の形態の半導体装置の縦断側面
図である。
図である。
【図２】図１の半導体装置の製造方法を示す工程図であ
る。
る。
【図３】この発明の半導体装置の他の製造方法を示す工
程図である。
程図である。
【図４】この発明の実施の形態と従来例とを比較する図
であって、同図（ａ）は従来の半導体装置の配線部分の
平面図であり、同図（ｂ）はこの発明の実施の形態の半
導体装置の配線部分の平面図である。
であって、同図（ａ）は従来の半導体装置の配線部分の
平面図であり、同図（ｂ）はこの発明の実施の形態の半
導体装置の配線部分の平面図である。
【図５】従来の半導体装置の製造方法を示す工程図であ
る。
る。
【図６】従来の半導体装置の他の製造方法（ドックボー
ン形成）を示す工程図である。
ン形成）を示す工程図である。
１ Ｓｉ基板 ２ 層間絶縁膜 ２ａ 第１の膜 ２ｂ 第２の膜 ３ コンタクトホール ４ 層間接続部 ５ 配線 ６ 小面積部分
Claims (6)
- 【請求項１】 層間絶縁膜に形成したホール内に導電材
料を埋め込むことにより層間接続部を設けて成る半導体
装置において、前記ホールの形状が、少なくともその底
部で必要な面積を有するとともに、その開口部から底部
に至るいずれかの部分に前記底部の面積よりも小さい小
面積部分を有していることを特徴とする半導体装置。 - 【請求項２】 層間絶縁膜に形成したホール内に導電材
料を埋め込むことにより層間接続部を設ける工程を具備
する半導体装置の製造方法において、前記ホールの底部
で必要とされる面積よりも小面積の基礎穴を形成する工
程と、前記基礎穴の底部分の面積を拡げて必要な底部面
積を有するホールを形成する工程とを備えることを特徴
とする半導体装置の製造方法。 - 【請求項３】 層間絶縁膜に形成したホール内に導電材
料を埋め込むことにより層間接続部を設ける工程を具備
する半導体装置の製造方法において、所定のエッチング
液に対するエッチングレートが第１の膜よりも第２の膜
の方が小さいこれら２種類の膜を第１，第２の順に積層
形成して層間絶縁膜を得る工程と、前記層間絶縁膜に異
方性エッチングにて前記ホールの底部で必要とされる面
積よりも小面積の基礎穴を形成する工程と、前記所定の
エッチング液にてエッチングを行い前記第１の膜におけ
る基礎穴面積を拡げて必要な底部面積を有するホールを
形成する工程とを備えることを特徴とする半導体装置の
製造方法。 - 【請求項４】 層間絶縁膜に形成したホール内に導電材
料を埋め込むことにより層間接続部を設ける工程を具備
する半導体装置の製造方法において、前記ホールの底部
で必要とされる面積を有する基礎穴を形成する工程と、
前記基礎穴の開口側の部分の面積を狭めてホールを形成
する工程とを備えていることを特徴とする半導体装置の
製造方法。 - 【請求項５】 層間絶縁膜に形成したホール内に導電材
料を埋め込むことにより層間接続部を設ける工程を具備
する半導体装置の製造方法において、リフロー性が第１
の膜よりも第２の膜の方が大きいこれら２種類の膜を第
１，第２の順に積層形成して層間絶縁膜を得る工程と、
前記層間絶縁膜に異方性エッチングにて前記ホールの底
部で必要とされる面積を有する基礎穴を形成する工程
と、リフロー処理にて前記第２の膜における基礎穴の面
積を狭めてホールを形成する工程とを備えることを特徴
とする半導体装置の製造方法。 - 【請求項６】 前記ホール内への導電材料の埋め込み
を、高圧埋め込み法により行うことを特徴とする請求項
２乃至請求項５のいずれかに記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20721896A JPH1050835A (ja) | 1996-08-06 | 1996-08-06 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20721896A JPH1050835A (ja) | 1996-08-06 | 1996-08-06 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050835A true JPH1050835A (ja) | 1998-02-20 |
Family
ID=16536208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20721896A Pending JPH1050835A (ja) | 1996-08-06 | 1996-08-06 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050835A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365642B1 (ko) * | 2000-10-30 | 2002-12-26 | 삼성전자 주식회사 | 접촉창을 갖는 반도체 장치의 제조 방법 |
| US7611983B2 (en) | 2006-03-23 | 2009-11-03 | Fujitsu Microelectronics Limited | Semiconductor device and a manufacturing method of the same |
| US7741215B2 (en) | 2006-06-02 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
| CN103094091A (zh) * | 2011-11-02 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的刻蚀方法 |
-
1996
- 1996-08-06 JP JP20721896A patent/JPH1050835A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365642B1 (ko) * | 2000-10-30 | 2002-12-26 | 삼성전자 주식회사 | 접촉창을 갖는 반도체 장치의 제조 방법 |
| US7611983B2 (en) | 2006-03-23 | 2009-11-03 | Fujitsu Microelectronics Limited | Semiconductor device and a manufacturing method of the same |
| US7741215B2 (en) | 2006-06-02 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
| CN103094091A (zh) * | 2011-11-02 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的刻蚀方法 |
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