JP4201421B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4201421B2 JP4201421B2 JP03804999A JP3804999A JP4201421B2 JP 4201421 B2 JP4201421 B2 JP 4201421B2 JP 03804999 A JP03804999 A JP 03804999A JP 3804999 A JP3804999 A JP 3804999A JP 4201421 B2 JP4201421 B2 JP 4201421B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- forming
- tin
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特に多層配線の形成方法に関するものである。
【０００２】
【従来の技術】
図１２および１３はＤ−ＲＡＭあるいはＡＳＩＣ，システムＬＳＩの従来のＡｌ配線工程における多層配線の製造方法を示す工程断面図である。図に従って順次説明を行う。
まず、図１２（ａ）は半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ膜２、ＴｉＮ膜３、Ａｌ−Ｃｕ膜４、および反射防止膜（以下、ＡＲＣと称する）であるＴｉＮ膜５からなるアルミ積層配線膜４ａを枚葉式メタルスパッタ装置で形成する。その後、アルミ配線形成のためのフォトレジストパターン６を形成する。
【０００３】
次に、図１２（ｂ）に示すように、フォトレジストパターン６をマスクとしてアルミ積層配線膜４ａを順次ドライエッチングすることにより下層のアルミ積層配線４ｂを形成する。
次に、図１２（ｃ）に示すように、フォトレジストパターン６を除去する。
【０００４】
次に、図１２（ｄ）に示すように、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層目の酸化膜（以下、Ｐ−ＴＥＯＳと称する）７を形成し、その後、枚葉式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ膜８を形成した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９を形成する。その後、スルーホール（以下、ＴＨと称する）形成のためのフォトレジストパターン１０を形成する。
【０００５】
次に、図１３（ａ）に示すように、フォトレジストパターン１０をマスクとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜をドライエッチングすることによりアルミ積層配線４ｂへのＴＨを形成する。
【０００６】
次に、図１３（ｂ）に示すように、フォトレジストパターン１０を除去した後、酸化膜７，８，９をドライエッチング時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
次に、図１３（ｃ）に示すように、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装置でタングステン膜（以下、Ｗ−ＣＶＤ膜と称する）１２を成膜する。
【０００７】
次に、図１３（ｄ）に示すように、タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面エッチバックを施し、ＴＨ内にＷ−ＣＶＤ膜１２を埋めこんでＷプラグ１２ａを形成する。その後、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層する。
【０００８】
次に、図１３（ｅ）に示すように、フォトレジスト（図示なし）パターンをマスクとしてアルミドライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエッチングして上層のアルミ配線を形成する。
【０００９】
【発明が解決しようとする課題】
従来のＡｌ配線工程における多層配線の製造方法は以上のようであり、図１３（ａ）に示すように、層間絶縁膜であるＰ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜の膜厚に比べてＴｉＮ膜５の膜厚が薄いためにＴＨ形成工程においてＴｉＮ膜５のエッチング量をコントロールすることが困難であり、ＴｉＮ膜５がエッチングされ消失してしまうという問題点があった。
また、化学機械研磨（以下、ＣＭＰと称する）を用いて、層間絶縁膜を平坦化する場合にはＴＨの深さが異なる場合があり、深いＴＨを形成する際に、浅いＴＨのホール底であるＴｉＮ膜５が消失してしまうという問題点があった。
【００１０】
したがって、ＴｉＮ膜５をそれぞれのＴＨにおいて一様に形成することが困難となり、ＴｉＮ膜５上に形成されるバリアメタル１１を一様に成膜することができず、バリアメタル１１の膜厚がばらつき、配線抵抗がばらつくという問題点があった。
【００１１】
また、ＴｉＮ膜５が消失してしまうとＡｌ−Ｃｕ膜４がむきだしとなり、後の製造工程中に大気に晒されることになりアルミ腐食（以下、コロージョンと称する）が起こるという問題点があった。
さらに、図１３（ｂ）に示すように、酸化膜７，８，９のドライエッチング後にＴｉＦ等の反応生成物を有機系の剥離液により除去した後水洗を行う工程において、ＴｉＮ膜５が消失している箇所ではむきだしとなったＡｌ−Ｃｕ膜４がエッチングされてしまうという問題点もあった。
【００１２】
これらを解決するものとして、ＴｉＮ膜５を厚膜化することも考えられるが、ＴｉＮ膜５を厚くすると、アルミ積層配線４ｂを形成するドライエッチングの際にフォトレジスト６の耐性が不充分となり良好なアルミ積層配線４ｂを形成することができないという問題点があった。
【００１３】
また、例えば特開平８−２６４６４４号公報にはアルミ積層配線上だけではなく全面にＰ−ＳｉＮが形成されている例が示されているが、この場合、多層配線において配線層をとばして配線する場合に途中の層にＰ−ＳｉＮが存在し、スルーホールを加工する事が困難であるという問題点があった。
【００１４】
この発明は上記のような問題点を解消するためになされたもので、ＴｉＮ膜を消失することなく安定して再現性良くスルーホールを形成することができ、良好な多層配線を有する半導体装置の製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置の製造方法は、以下の工程を備えている。
まず下地上にアルミを含有する第一導電膜が堆積される。第一導電膜上に第一ＴｉＮ膜が堆積される。第一ＴｉＮ膜上にシリコンと窒素の化合物で構成された第一絶縁膜が堆積される。第一絶縁膜上に第一レジストパターンが設けられる。第一レジストパターンを用いることにより、第一導電膜、第一ＴｉＮ膜および第一絶縁膜に対して第一異方性エッチングを行い、エッチングされた第一導電膜および第一ＴｉＮ膜で形成された第一配線が形成される。第一配線の側面及び第一配線の上面に、層間絶縁膜が形成される。層間絶縁膜上に第二レジストパターンが設けられる。第二レジストパターンを用いることにより、層間絶縁膜及び第一絶縁膜に対して第二異方性エッチングを行い、底部に第一ＴｉＮ膜が露出するようなホールが形成される。ホール内に導電物が埋め込まれる。層間絶縁膜上に形成されたアルミを含有する第二導電膜上に、第二ＴｉＮ膜が形成される。第二ＴｉＮ膜に接するように第三レジストパターンが設けられる。第三レジストパターンを用いることにより、第二導電膜および第二ＴｉＮ膜に対して第三異方性エッチングを行って層間絶縁膜を露出させて、エッチングされた第二導電膜および第二ＴｉＮ膜で形成された第二配線が形成される。そして、第一配線と第二配線は導電物を介して電気的接続されている。
【００１６】
この発明の請求項２に係る半導体装置の製造方法は、第一導電膜及び第二導電膜がアルミと銅を含有し、第一導電膜を堆積させる工程の前に、下地上に、第一Ｔｉ膜と第一Ｔｉ膜の上に設けられる第三ＴｉＮ膜とを形成する工程を更に有するようにしたものである。
【００１７】
この発明の請求項３に係る半導体装置の製造方法は、導電物がタングステンを含有し、導電物を埋め込む工程が、Ｔｉを含有する第一バリアメタルをホール内に形成する工程と、第一バリアメタル上にタングステンを埋め込むことによりホール内に導電物を形成する工程を有するようにしたものである。
【００１８】
この発明の請求項４に係る半導体装置の製造方法は、導電物と第二導電膜とが同一の工程で堆積されるようにしたものである。
【００１９】
この発明の請求項５に係る半導体装置の製造方法は、第一異方性エッチングが、第一絶縁膜をエッチングする第一エッチングステップと、第一エッチングステップの後に第一エッチングステップとは異なる条件で第一導電膜および第一ＴｉＮ膜をエッチングする第二エッチングステップとにより構成されており、第二異方性エッチングが、層間絶縁膜をエッチングする第三エッチングステップと、第三エッチングステップの後に第三エッチングステップとは異なる条件で第一絶縁膜をエッチングする第四エッチングステップとにより構成されるようにしたものである。
この発明の請求項６に係る半導体装置の製造方法は、第一エッチングステップが酸化膜異方性エッチャによってフッ素系のプラズマドライエッチングを行うステップであり、第二エッチングステップがアルミドライエッチャによりエッチングを行うステップであり、第三エッチングステップがフロロカーボンガスと、酸素原子を含む分子ガスと、希ガスとの混合ガスを用いて行うステップであり、第四エッチングステップが混合ガスよりもフロロカーボンガスの比率が高いガスでエッチングを行うステップであるようにしたものである。
この発明の請求項７に係る半導体装置の製造方法は、層間絶縁膜を形成する工程が、複数の絶縁膜それぞれを形成する工程であるようにしたものである。
【００２０】
【発明の実施の形態】
実施の形態１．
図１および図２はＤ−ＲＡＭあるいはＡＳＩＣ，システムＬＳＩのこの発明のＡｌ配線工程における多層配線の製造方法を示す工程断面図である。図に従って順次説明を行う。
【００２１】
まず、図１（ａ）に示すように、半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ膜２を５０オングストローム程度、ＴｉＮ膜３を５００オングストローム程度、Ａｌ−Ｃｕ膜４を４０００〜５０００オングストローム程度、およびＡＲＣであるＴｉＮ膜５を２２０オングストローム程度、からなるアルミ積層配線膜４ａを枚葉式メタルスパッタ装置で形成する。
その後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉でＳｉ3Ｎ4膜１５、（以下、Ｐ−ＳｉＮと称する）を形成する。このＰ−ＳｉＮ１５上にアルミ配線形成のためのフォトレジストパターン６を形成する。
【００２２】
次に、図１（ｂ）に示すように、フォトレジストパターン６をマスクとして、酸化膜異方性エッチャによりフッソ系のプラズマドライエッチングを行い、まずＰ−ＳｉＮ１５をエッチングする。
次に、図１（ｃ）に示すように、続いて、アルミドライエッチャによりフォトレジストパターン６をマスクとして、アルミ積層配線膜４ａを順次ドライエッチングすることにより下層のアルミ積層配線４ｂを形成する。
【００２３】
このとき、Ｐ−ＳｉＮ１５はアルミ配線層４ｂ上にのみ形成されており、フォトレジストパターン６に比べてアルミ配線形成の際のエッチングにおいて十分な選択比を確保することができ、アルミ積層配線４ｂを設計値どうり形成することができる。
次に、図１（ｄ）に示すように、フォトレジストパターン６を除去した後、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯＳ７を形成し、その後、枚葉式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ膜８を形成した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９を形成する。その後、ＴＨ形成のためのフォトレジストパターン１０を形成する。このとき、Ｐ−ＴＥＯＳ７，９はＢＰ−ＴＥＯＳ膜でも良い。
【００２４】
次に、図２（ａ）に示すように、フォトレジストパターン１０をマスクとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜をＰ−ＳｉＮ１５をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線４ｂへのＴＨを形成する。
このとき、通常の酸化膜ドライエッチング条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8などのＦを含むフロロカーボンガスと、Ｏ2，ＣＯおよびＣＯ2などの酸素原子を含む分子ガスと、Ａｒなどの希ガスと、の混合ガスを用いて行うのであるが、この場合、Ｐ−ＳｉＮ１５との選択比を得るために混合ガス中のフロロカーボン系のガスの比率を上げて行う。
【００２５】
次に、図２（ｂ）に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ１５のエッチングを行う。
ＴＨを形成する際に、Ｐ−ＳｉＮ１５をエッチングストッパーとしてＰ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５がエッチングされて消失することもなくすべてのＴＨにおいて一様にＴｉＮ膜５を形成することができる。
【００２６】
次に、図２（ｃ）に示すように、フォトレジストパターン１０を除去した後、酸化膜７，８，９をドライエッチング時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、ＴｉＮ膜５が消失することがないので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃｕ膜４がエッチングされることがない。
続いて、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装置でタングステン膜（以下、Ｗ−ＣＶＤ膜と称する）１２を成膜する。
【００２７】
次に、図２（ｄ）に示すように、タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面エッチバックまたはＣＭＰを施し、ＴＨ内にＷ−ＣＶＤ膜１２を埋めこんでＷプラグ１２ａを形成する。
次に、図２（ｅ）に示すように、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層したのち、フォトレジスト（図示なし）パターンをマスクとしてアルミドライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエッチングして上層のアルミ配線を形成する。
【００２８】
この様に、Ｐ−ＳｉＮ１５をエッチングストッパーとして、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５が部分的にエッチングされて消失することがない。したがって、すべてのＴＨにおいて一様にＴｉＮ膜５を形成することができ、Ａｌ−Ｃｕ膜４がむきだしになることを防止できるので、コロージョンが発生することもなく、再現性良く良好なＴＨを形成することができ、配線抵抗を一定にできる。
【００２９】
実施の形態２．
上記実施の形態１ではＴＨ内にＷを埋込み、Ｗプラグを形成して上層のアルミ配線層を形成する場合について説明を行ったが、ここではＷプラグを形成せずに、ＴＨ内に直接Ａｌ−Ｃｕを埋込んで上層アルミ配線層を形成する場合について説明を行う。図３はこの発明の実施の形態２の多層配線の製造方法を示す工程断面図である。
【００３０】
まず、下層アルミ配線層上に酸化膜を形成し、ＴＨ形成用のフォトレジストを形成する工程までは実施の形態１の図１（ａ）〜（ｄ）と同様にして行う。
その後、図３（ａ）に示すように、フォトレジスト１０をマスクとしてバッファードフッ酸を用いてＰ−ＴＥＯＳ９に等方性エッチングを施す。続いて、実施の形態１と同様にして、同じフォトレジスト１０をマスクとして酸化膜異方性エッチャを用いてＰ−ＳｉＮ１５をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線４ｂへのＴＨを形成する。このとき、ＴＨはいわゆるワイングラス構造となる。
【００３１】
次に、図３（ｂ）に示すように、実施の形態１と同様にしてＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ１５のエッチングを行う。
ＴＨを形成する際に、Ｐ−ＳｉＮをエッチングストッパーとしてＰ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５がエッチングされて消失することもなくすべてのＴＨにおいて一様にＴｉＮ膜５を形成することができる。
【００３２】
次に、図３（ｃ）に示すように、フォトレジストパターン１０を除去した後、酸化膜７，８，９をドライエッチング時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、ＴｉＮ膜５が消失することがないので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃｕ膜４がエッチングされることがない。
続いて、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１を形成し、さらに、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層して成膜する。このとき、ＴＨがワイングラス構造をとることによりＷを埋込む必要がないので、製造工程を少なくすることができる。
【００３３】
次に、図３（ｄ）に示すように、フォトレジスト（図示なし）パターンをマスクとしてアルミドライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエッチングして上層のアルミ配線を形成する。
この様に、配線層を形成すれば、実施の形態１に比べてＷを埋め込む工程を減らすことができ、製造工程を簡単にすることができる。
【００３４】
実施の形態３．
ここでは、深さが異なるＴＨを同時に形成する方法について説明を行う。図４〜図６はこの発明の実施の形態３の多層配線の製造方法を示す工程断面図である。図において、左側は右側に比べて厚い下地上に積層配線を形成する場合の工程断面図である。
【００３５】
まず、図４（ａ）（ａ´）に示すように、半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ膜２を５０オングストローム程度、ＴｉＮ膜３を５００オングストローム程度、Ａｌ−Ｃｕ膜４を４０００〜５０００オングストローム程度、およびＡＲＣであるＴｉＮ膜５を２２０オングストローム程度、からなるアルミ積層配線膜４ａを枚葉式メタルスパッタ装置で形成する。
【００３６】
このとき、図４（ａ´）は図４（ａ）に比べて下敷酸化膜１の膜厚が薄くなっている。
その後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉でＰ−ＳｉＮ１５を形成する。このＰ−ＳｉＮ１５上にアルミ配線形成のためのフォトレジストパターン６を形成する。
【００３７】
次に、図４（ｂ）（ｂ´）に示すように、フォトレジストパターン６をマスクとして、酸化膜異方性エッチャによりフッソ系のプラズマドライエッチングを行い、まずＰ−ＳｉＮ１５をエッチングする。
次に、図４（ｃ）（ｃ´）に示すように、続いて、アルミドライエッチャによりフォトレジストパターン６をマスクとして、アルミ積層配線膜４ａを順次ドライエッチングすることにより下層のアルミ積層配線４ｂを形成する。
このとき、Ｐ−ＳｉＮ１５はフォトレジストパターン１６に比べてアルミ配線形成の際のエッチングにおいて十分な選択比を確保することができ、アルミ積層配線４ｂを設計値どうり形成することができる。
【００３８】
次に、図５（ａ）（ａ´）に示すように、フォトレジストパターン６を除去した後、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯＳ７を形成し、その後、枚葉式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ膜８を形成した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９を形成する。このとき、Ｐ−ＴＥＯＳ７，９はＢＰ−ＴＥＯＳ膜でも良い。
【００３９】
次に、図５（ｂ）（ｂ´）に示すように、ＣＭＰによりウエハ面内の平坦化処理を行う。これにより、図５（ｂ）に示すように、下敷酸化膜１の膜厚が厚い部分ではＰ−ＴＥＯＳ９の膜厚が薄くなり、図５（ｂ´）に示すように、下敷酸化膜１の膜厚が薄い部分ではＰ−ＴＥＯＳ９の膜厚が厚くなる。
【００４０】
次に、図５（ｃ）（ｃ´）に示すように、ＴＨ形成のためのフォトレジストパターン１０を形成し、フォトレジストパターン１０をマスクとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜をＰ−ＳｉＮ１５をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線４ｂへのＴＨを形成する。このとき、図５（ｃ）に形成されるＴＨの深さは図５（ｃ´）に形成されるＴＨに比べて浅いものとなっている。
【００４１】
このとき、通常の酸化膜ドライエッチング条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8などのＦを含むフロロカーボンガスと、Ｏ2，ＣＯおよびＣＯ2などの酸素原子を含む分子ガスと、Ａｒなどの希ガスと、の混合ガスを用いて行うのであるが、この場合、Ｐ−ＳｉＮ１５との選択比を得るために混合ガス中のフロロカーボン系のガスの比率を上げて行う。
【００４２】
Ｐ−ＴＥＯＳ９の膜厚が異なることから形成するＴＨの深さは当然異なってくる。ＴＨを同時に形成する場合、浅いＴＨは深いＴＨに比べてＴＨ底部がオーバーエッチングとなるが、Ｐ−ＳｉＮ１５をエッチングストッパーとしてエッチングをおこなっているために、ＴｉＮ膜５がエッチングされることを防止できる。
【００４３】
次に、図６（ａ）（ａ´）に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ１５のエッチングを行う。
【００４４】
次に、図６（ｂ）（ｂ´）に示すように、フォトレジストパターン１０を除去した後、酸化膜７，８，９をドライエッチング時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、ＴｉＮ膜５が消失していないので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃｕ膜４がエッチングされることがない。
続いて、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装置でＷ−ＣＶＤ膜１２を成膜する。
【００４５】
次に、図６（ｃ）（ｃ´）に示すように、タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面エッチバックまたはＣＭＰを施し、ＴＨ内にＷ−ＣＶＤ膜１２を埋めこんでＷプラグ１２ａを形成する。このときバリアメタル１１とは選択的にエッチングを行う。
次に、図６（ｄ）（ｄ´）に示すように、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層したのち、フォトレジスト（図示なし）パターンをマスクとしてアルミドライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエッチングして上層のアルミ配線を形成する。
【００４６】
この様にすれば、配線層を形成する際に、ＴＨの深さに拘らず、ウエハ内のいずれの場所にでも同時に再現性良く良好なＴＨを形成することができ、配線抵抗を一定にできる。
【００４７】
実施の形態４．
上記実施の形態１，２，３では配線層が２層の場合について説明を行ったが、ここでは配線層が３層の場合について説明を行う。図７〜１１はこの発明の実施の形態４の多層配線の製造方法を示す工程断面図である。右側は配線層が３層積層されている場合であり、左側は配線層が２層目をとばして１層と３層とを接続する場合の工程断面図である。
【００４８】
まず、図７（ａ）（ａ´）に示すように、半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ膜２を５０オングストローム程度、ＴｉＮ膜３を５００オングストローム程度、Ａｌ−Ｃｕ膜４を４０００〜５０００オングストローム程度、およびＡＲＣであるＴｉＮ膜５を２２０オングストローム程度、からなるアルミ積層配線膜４ａを枚葉式メタルスパッタ装置で形成する。
その後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉でＰ−ＳｉＮ１５を形成する。このＰ−ＳｉＮ１５上にアルミ配線形成のためのフォトレジストパターン６を形成する。
【００４９】
次に、図７（ｂ）（ｂ´）に示すように、フォトレジストパターン６をマスクとして、酸化膜異方性エッチャによりフッソ系のプラズマドライエッチングを行い、まずＰ−ＳｉＮ１５をエッチングする。
次に、図７（ｃ）（ｃ´）に示すように、続いて、アルミドライエッチャによりフォトレジストパターン６をマスクとして、アルミ積層配線膜４ａを順次ドライエッチングすることにより第１のアルミ積層配線４ｂを形成する。
【００５０】
このとき、Ｐ−ＳｉＮ１５はフォトレジストパターン６に比べてアルミ配線形成の際のエッチングにおいて十分な選択比を確保することができ、アルミ積層配線４ｂを設計値どうり形成することができる。
次に、図７（ｄ）（ｄ´）に示すように、フォトレジストパターン６を除去した後、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯＳ７を形成し、その後、枚葉式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ膜８を形成した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９を形成する。このとき、Ｐ−ＴＥＯＳ７，９はＢＰ−ＴＥＯＳ膜でも良い。
【００５１】
次に、図８（ａ´）に示すように、ＴＨ形成のためのフォトレジストパターン１０を形成する。このとき、図８（ａ）に示した部分では、２層目のアルミ配線層と接続しないので、ＴＨを形成する必要がなく、レジストにパターンは形成されない。図８（ａ´）に示した部分では、フォトレジストパターン１０をマスクとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜をＰ−ＳｉＮ１５をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線４ｂへのＴＨを形成する。
【００５２】
このとき、通常の酸化膜ドライエッチング条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8などのＦを含むフロロカーボンガスと、Ｏ2，ＣＯおよびＣＯ2などの酸素原子を含む分子ガスと、Ａｒなどの希ガスと、の混合ガスを用いて行うのであるが、この場合、Ｐ−ＳｉＮ１５との選択比を得るために混合ガス中のフロロカーボン系のガスの比率を上げて行う。
【００５３】
次に、図８（ｂ´）に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ１５のエッチングを行う。ＴＨを形成する際に、Ｐ−ＳｉＮ１５をエッチングストッパーとしてＰ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５がエッチングされて消失することもなくすべてのＴＨにおいて一様にＴｉＮ膜５を形成することができる。
【００５４】
次に、図８（ｃ）（ｃ´）に示すように、フォトレジストパターン１０を除去した後、図８（ｃ´）に示した部分の酸化膜７，８，９をドライエッチング時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、ＴｉＮ膜５が消失することがないので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃｕ膜４がエッチングされることがない。
続いて、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装置でＷ−ＣＶＤ膜１２を成膜する。
【００５５】
次に、図８（ｄ）（ｄ´）に示すように、タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面エッチバックまたはＣＭＰを施す。このとき、図８（ｄ´）ではＴＨ内にＷ−ＣＶＤ膜１２を埋めこんでＷプラグ１２ａを形成する。また、図８（ｄ）ではＴＨは形成されていないので、バリアメタル１１上のＷ−ＣＶＤ膜１２は除去される。
【００５６】
次に、図９（ａ）（ａ´）に示すように、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層したのち、枚葉式プラズマ成膜装置でＰ−ＳｉＮ１６を形成する。
次に、図９（ｂ´）に示すように、２層目のアルミ配線層用のフォトレジストパターン１７を形成する。
次に、図９（ｃ´）に示すように、フォトレジストパターン１７をマスクとしてＰ−ＳｉＮ１６をドライエッチング後、アルミドライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエッチングして２層目ののアルミ配線層１８を形成する。このとき、図９（ｃ）ではフォトレジストパターン１７が存在しないために、Ｐ−ＴＥＯＳ９上の膜はすべてエッチングされてなくなってしまう。
【００５７】
次に、図１０（ａ）（ａ´）に示すように、フォトレジストパターン１７を除去した後、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯＳ７ａを形成し、その後、枚葉式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ膜８ａを形成した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９ａを形成する。このとき、Ｐ−ＴＥＯＳ７ａ，９ａはＢＰ−ＴＥＯＳ膜でも良い。ＴＨ形成のためのフォトレジストパターン１９を形成する。
【００５８】
次に、図１０（ｂ）（ｂ´）に示すように、図１０（ｂ´）では、２層目のアルミ配線層１８と３層目のアルミ配線層との接続のために、図１０（ｂ）では１層目のアルミ配線層４ｂと３層目のアルミ配線層との接続のために、フォトレジストパターン１９をマスクとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７ａ、無機ＳＯＧ膜８ａ、Ｐ−ＴＥＯＳ９ａの酸化膜をＰ−ＳｉＮ１５，１６をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線４ｂ，１８へのＴＨを形成する。
【００５９】
次に、図１０（ｃ）（ｃ´）に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ１５，１６のエッチングを行う。その後、フォトレジストパターン１９を除去し、酸化膜７ａ，８ａ，９ａをドライエッチング時にＴｉＮ膜５，１４の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
【００６０】
ＴＨを形成する際に、Ｐ−ＳｉＮ１５，１６をエッチングストッパーとしてＰ−ＴＥＯＳ７ａ、無機ＳＯＧ膜８ａ、Ｐ−ＴＥＯＳ９ａの酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５，１４がエッチングされて消失することもなくすべてのＴＨにおいて一様にＴｉＮ膜５，１４を形成することができる。
【００６１】
次に、図１１（ａ）（ａ´）に示すように、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１ａを形成した後、枚葉式のＷ−ＣＶＤ装置でＷ−ＣＶＤ膜を成膜し、タングステン異方性ドライエッチャでＷ−ＣＶＤ膜を全面エッチバックまたはＣＭＰを施し、ＴＨ内にＷ−ＣＶＤ膜を埋めこんでＷプラグ１２ｂを形成する。その後、Ａｌ−Ｃｕ膜１３ａとＴｉＮ膜１４ａを順次積層したのち、３層目のアルミ配線層用のフォトレジストパターン２０を形成する。
【００６２】
次に、図１１（ｂ）（ｂ´）に示すように、フォトレジストパターン２０をマスクとしてアルミドライエッチャでＴｉＮ膜１４ａおよびＡｌ−Ｃｕ膜１３ａをエッチングして３層目のアルミ配線層を形成する。
【００６３】
この様に、Ｐ−ＳｉＮ１５，１６をエッチングストッパーとして、Ｐ−ＴＥＯＳ７，７ａ、無機ＳＯＧ膜８，８ａ、Ｐ−ＴＥＯＳ９，９ａの酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５，１４が部分的にエッチングされて消失することがなく、深さの異なるＴＨを同時に、良好に形成することができる。したがって、多層配線を用いるデバイスにおいて、配線層をとばして接続する場合においても再現性良く良好なＴＨを形成することができ、配線抵抗を一定にできる。
【００６４】
【発明の効果】
以上のようにこの発明によれば、第１の配線層上にのみスルーホール形成のためのエッチングストッパー膜を備えるようにしたので、良好な配線層がパターニングできるとともに、スルーホール形成時に配線層の一部がエッチングされることなく、再現性良く良好なスルーホールを形成することができ、配線抵抗を一定にできる。さらに、３層以上の多層配線層の場合に、配線層をとばしてスルーホールを形成する際にも容易に形成することができる。
【００６５】
また、第１の配線層がＡｌ膜とＴｉＮ膜とを順次積層した膜であり、スルーホール形成のためのエッチングストッパー膜がプラズマＳｉＮ膜であり、上記ＴｉＮ膜直上にのみプラズマＳｉＮ膜を備えるようにしたので、スルーホールの形成の際に、プラズマＳｉＮ膜によりＴｉＮ膜を保護することができ、スルーホールの形成の際にＴｉＮ膜を再現性良く一様に形成することができる。
【００６６】
また、半導体基板上に第１の配線層用の膜を形成する工程と、上記第１の配線層用の膜上にスルーホール形成のためのエッチングストッパー膜を形成する工程と、上記エッチングストッパー膜を最上層とする第１の配線層を形成する工程と、上記第１の配線層上に層間絶縁膜を形成する工程と、上記エッチングストッパー膜をエッチングストッパーとして上記層間絶縁膜をエッチングすることにより上記層間絶縁膜中にスルーホールを形成する工程と、上記スルーホール底部に露出した上記エッチングストッパー膜を除去する工程と、上記スルーホールを含む上記第１の配線層上に第２の配線層を形成する工程と、を備えるようにしたので、安定して再現性良くスルーホールを形成することができ、良好な多層配線を有する半導体装置の製造方法を得ることができる。
【００６７】
また、第１の配線層が半導体基板上の異なる膜厚を有する下地上に形成され、上記第１の配線層上に形成された層間絶縁膜に化学機械研磨を施して上記半導体基板面を平坦にした後、スルーホールを形成するようにしたので、異なった深さのスルーホールを同時に良好に形成することができる。
【００６８】
また、第１の配線層の最上層がＴｉＮ膜であり、エッチングストッパー膜がプラズマＳｉＮ膜であるようにしたので、スルーホールの形成の際に、プラズマＳｉＮ膜によりＴｉＮ膜を保護することができ、ＴｉＮ膜を再現性良く一様に形成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の多層配線の製造方法を示す工程断面図である。
【図２】 この発明の実施の形態１の多層配線の製造方法を示す工程断面図である。
【図３】 この発明の実施の形態２の多層配線の製造方法を示す工程断面図である。
【図４】 この発明の実施の形態３の多層配線の製造方法を示す工程断面図である。
【図５】 この発明の実施の形態３の多層配線の製造方法を示す工程断面図である。
【図６】 この発明の実施の形態３の多層配線の製造方法を示す工程断面図である。
【図７】 この発明の実施の形態４の多層配線の製造方法を示す工程断面図である。
【図８】 この発明の実施の形態４の多層配線の製造方法を示す工程断面図である。
【図９】 この発明の実施の形態４の多層配線の製造方法を示す工程断面図である。
【図１０】 この発明の実施の形態４の多層配線の製造方法を示す工程断面図である。
【図１１】 この発明の実施の形態４の多層配線の製造方法を示す工程断面図である。
【図１２】 従来の多層配線の製造方法を示す工程断面図である。
【図１３】 従来の多層配線の製造方法を示す工程断面図である。
【符号の説明】
１ 下敷き酸化膜、２ Ｔｉ膜、３ ＴｉＮ膜、
４，１３，１３ａ Ａｌ−Ｃｕ膜、４ａ アルミ積層配線膜、
４ｂ，１８ アルミ積層配線、５，１４，１４ａ ＴｉＮ膜、
７，７ａ，９，９ａ Ｐ−ＴＥＯＳ、８，８ａ 無機ＳＯＧ膜、
１１，１１ａ バリアメタル、１２ Ｗ−ＣＶＤ膜、
１２ａ，１２ｂ Ｗプラグ、１５ Ｐ−ＳｉＮ。
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特に多層配線の形成方法に関するものである。
【０００２】
【従来の技術】
図１２および１３はＤ−ＲＡＭあるいはＡＳＩＣ，システムＬＳＩの従来のＡｌ配線工程における多層配線の製造方法を示す工程断面図である。図に従って順次説明を行う。
まず、図１２（ａ）は半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ膜２、ＴｉＮ膜３、Ａｌ−Ｃｕ膜４、および反射防止膜（以下、ＡＲＣと称する）であるＴｉＮ膜５からなるアルミ積層配線膜４ａを枚葉式メタルスパッタ装置で形成する。その後、アルミ配線形成のためのフォトレジストパターン６を形成する。
【０００３】
次に、図１２（ｂ）に示すように、フォトレジストパターン６をマスクとしてアルミ積層配線膜４ａを順次ドライエッチングすることにより下層のアルミ積層配線４ｂを形成する。
次に、図１２（ｃ）に示すように、フォトレジストパターン６を除去する。
【０００４】
次に、図１２（ｄ）に示すように、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層目の酸化膜（以下、Ｐ−ＴＥＯＳと称する）７を形成し、その後、枚葉式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ膜８を形成した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９を形成する。その後、スルーホール（以下、ＴＨと称する）形成のためのフォトレジストパターン１０を形成する。
【０００５】
次に、図１３（ａ）に示すように、フォトレジストパターン１０をマスクとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜をドライエッチングすることによりアルミ積層配線４ｂへのＴＨを形成する。
【０００６】
次に、図１３（ｂ）に示すように、フォトレジストパターン１０を除去した後、酸化膜７，８，９をドライエッチング時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
次に、図１３（ｃ）に示すように、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装置でタングステン膜（以下、Ｗ−ＣＶＤ膜と称する）１２を成膜する。
【０００７】
次に、図１３（ｄ）に示すように、タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面エッチバックを施し、ＴＨ内にＷ−ＣＶＤ膜１２を埋めこんでＷプラグ１２ａを形成する。その後、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層する。
【０００８】
次に、図１３（ｅ）に示すように、フォトレジスト（図示なし）パターンをマスクとしてアルミドライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエッチングして上層のアルミ配線を形成する。
【０００９】
【発明が解決しようとする課題】
従来のＡｌ配線工程における多層配線の製造方法は以上のようであり、図１３（ａ）に示すように、層間絶縁膜であるＰ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜の膜厚に比べてＴｉＮ膜５の膜厚が薄いためにＴＨ形成工程においてＴｉＮ膜５のエッチング量をコントロールすることが困難であり、ＴｉＮ膜５がエッチングされ消失してしまうという問題点があった。
また、化学機械研磨（以下、ＣＭＰと称する）を用いて、層間絶縁膜を平坦化する場合にはＴＨの深さが異なる場合があり、深いＴＨを形成する際に、浅いＴＨのホール底であるＴｉＮ膜５が消失してしまうという問題点があった。
【００１０】
したがって、ＴｉＮ膜５をそれぞれのＴＨにおいて一様に形成することが困難となり、ＴｉＮ膜５上に形成されるバリアメタル１１を一様に成膜することができず、バリアメタル１１の膜厚がばらつき、配線抵抗がばらつくという問題点があった。
【００１１】
また、ＴｉＮ膜５が消失してしまうとＡｌ−Ｃｕ膜４がむきだしとなり、後の製造工程中に大気に晒されることになりアルミ腐食（以下、コロージョンと称する）が起こるという問題点があった。
さらに、図１３（ｂ）に示すように、酸化膜７，８，９のドライエッチング後にＴｉＦ等の反応生成物を有機系の剥離液により除去した後水洗を行う工程において、ＴｉＮ膜５が消失している箇所ではむきだしとなったＡｌ−Ｃｕ膜４がエッチングされてしまうという問題点もあった。
【００１２】
これらを解決するものとして、ＴｉＮ膜５を厚膜化することも考えられるが、ＴｉＮ膜５を厚くすると、アルミ積層配線４ｂを形成するドライエッチングの際にフォトレジスト６の耐性が不充分となり良好なアルミ積層配線４ｂを形成することができないという問題点があった。
【００１３】
また、例えば特開平８−２６４６４４号公報にはアルミ積層配線上だけではなく全面にＰ−ＳｉＮが形成されている例が示されているが、この場合、多層配線において配線層をとばして配線する場合に途中の層にＰ−ＳｉＮが存在し、スルーホールを加工する事が困難であるという問題点があった。
【００１４】
この発明は上記のような問題点を解消するためになされたもので、ＴｉＮ膜を消失することなく安定して再現性良くスルーホールを形成することができ、良好な多層配線を有する半導体装置の製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置の製造方法は、以下の工程を備えている。
まず下地上にアルミを含有する第一導電膜が堆積される。第一導電膜上に第一ＴｉＮ膜が堆積される。第一ＴｉＮ膜上にシリコンと窒素の化合物で構成された第一絶縁膜が堆積される。第一絶縁膜上に第一レジストパターンが設けられる。第一レジストパターンを用いることにより、第一導電膜、第一ＴｉＮ膜および第一絶縁膜に対して第一異方性エッチングを行い、エッチングされた第一導電膜および第一ＴｉＮ膜で形成された第一配線が形成される。第一配線の側面及び第一配線の上面に、層間絶縁膜が形成される。層間絶縁膜上に第二レジストパターンが設けられる。第二レジストパターンを用いることにより、層間絶縁膜及び第一絶縁膜に対して第二異方性エッチングを行い、底部に第一ＴｉＮ膜が露出するようなホールが形成される。ホール内に導電物が埋め込まれる。層間絶縁膜上に形成されたアルミを含有する第二導電膜上に、第二ＴｉＮ膜が形成される。第二ＴｉＮ膜に接するように第三レジストパターンが設けられる。第三レジストパターンを用いることにより、第二導電膜および第二ＴｉＮ膜に対して第三異方性エッチングを行って層間絶縁膜を露出させて、エッチングされた第二導電膜および第二ＴｉＮ膜で形成された第二配線が形成される。そして、第一配線と第二配線は導電物を介して電気的接続されている。
【００１６】
この発明の請求項２に係る半導体装置の製造方法は、第一導電膜及び第二導電膜がアルミと銅を含有し、第一導電膜を堆積させる工程の前に、下地上に、第一Ｔｉ膜と第一Ｔｉ膜の上に設けられる第三ＴｉＮ膜とを形成する工程を更に有するようにしたものである。
【００１７】
この発明の請求項３に係る半導体装置の製造方法は、導電物がタングステンを含有し、導電物を埋め込む工程が、Ｔｉを含有する第一バリアメタルをホール内に形成する工程と、第一バリアメタル上にタングステンを埋め込むことによりホール内に導電物を形成する工程を有するようにしたものである。
【００１８】
この発明の請求項４に係る半導体装置の製造方法は、導電物と第二導電膜とが同一の工程で堆積されるようにしたものである。
【００１９】
この発明の請求項５に係る半導体装置の製造方法は、第一異方性エッチングが、第一絶縁膜をエッチングする第一エッチングステップと、第一エッチングステップの後に第一エッチングステップとは異なる条件で第一導電膜および第一ＴｉＮ膜をエッチングする第二エッチングステップとにより構成されており、第二異方性エッチングが、層間絶縁膜をエッチングする第三エッチングステップと、第三エッチングステップの後に第三エッチングステップとは異なる条件で第一絶縁膜をエッチングする第四エッチングステップとにより構成されるようにしたものである。
この発明の請求項６に係る半導体装置の製造方法は、第一エッチングステップが酸化膜異方性エッチャによってフッ素系のプラズマドライエッチングを行うステップであり、第二エッチングステップがアルミドライエッチャによりエッチングを行うステップであり、第三エッチングステップがフロロカーボンガスと、酸素原子を含む分子ガスと、希ガスとの混合ガスを用いて行うステップであり、第四エッチングステップが混合ガスよりもフロロカーボンガスの比率が高いガスでエッチングを行うステップであるようにしたものである。
この発明の請求項７に係る半導体装置の製造方法は、層間絶縁膜を形成する工程が、複数の絶縁膜それぞれを形成する工程であるようにしたものである。
【００２０】
【発明の実施の形態】
実施の形態１．
図１および図２はＤ−ＲＡＭあるいはＡＳＩＣ，システムＬＳＩのこの発明のＡｌ配線工程における多層配線の製造方法を示す工程断面図である。図に従って順次説明を行う。
【００２１】
まず、図１（ａ）に示すように、半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ膜２を５０オングストローム程度、ＴｉＮ膜３を５００オングストローム程度、Ａｌ−Ｃｕ膜４を４０００〜５０００オングストローム程度、およびＡＲＣであるＴｉＮ膜５を２２０オングストローム程度、からなるアルミ積層配線膜４ａを枚葉式メタルスパッタ装置で形成する。
その後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉でＳｉ3Ｎ4膜１５、（以下、Ｐ−ＳｉＮと称する）を形成する。このＰ−ＳｉＮ１５上にアルミ配線形成のためのフォトレジストパターン６を形成する。
【００２２】
次に、図１（ｂ）に示すように、フォトレジストパターン６をマスクとして、酸化膜異方性エッチャによりフッソ系のプラズマドライエッチングを行い、まずＰ−ＳｉＮ１５をエッチングする。
次に、図１（ｃ）に示すように、続いて、アルミドライエッチャによりフォトレジストパターン６をマスクとして、アルミ積層配線膜４ａを順次ドライエッチングすることにより下層のアルミ積層配線４ｂを形成する。
【００２３】
このとき、Ｐ−ＳｉＮ１５はアルミ配線層４ｂ上にのみ形成されており、フォトレジストパターン６に比べてアルミ配線形成の際のエッチングにおいて十分な選択比を確保することができ、アルミ積層配線４ｂを設計値どうり形成することができる。
次に、図１（ｄ）に示すように、フォトレジストパターン６を除去した後、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯＳ７を形成し、その後、枚葉式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ膜８を形成した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９を形成する。その後、ＴＨ形成のためのフォトレジストパターン１０を形成する。このとき、Ｐ−ＴＥＯＳ７，９はＢＰ−ＴＥＯＳ膜でも良い。
【００２４】
次に、図２（ａ）に示すように、フォトレジストパターン１０をマスクとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜をＰ−ＳｉＮ１５をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線４ｂへのＴＨを形成する。
このとき、通常の酸化膜ドライエッチング条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8などのＦを含むフロロカーボンガスと、Ｏ2，ＣＯおよびＣＯ2などの酸素原子を含む分子ガスと、Ａｒなどの希ガスと、の混合ガスを用いて行うのであるが、この場合、Ｐ−ＳｉＮ１５との選択比を得るために混合ガス中のフロロカーボン系のガスの比率を上げて行う。
【００２５】
次に、図２（ｂ）に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ１５のエッチングを行う。
ＴＨを形成する際に、Ｐ−ＳｉＮ１５をエッチングストッパーとしてＰ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５がエッチングされて消失することもなくすべてのＴＨにおいて一様にＴｉＮ膜５を形成することができる。
【００２６】
次に、図２（ｃ）に示すように、フォトレジストパターン１０を除去した後、酸化膜７，８，９をドライエッチング時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、ＴｉＮ膜５が消失することがないので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃｕ膜４がエッチングされることがない。
続いて、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装置でタングステン膜（以下、Ｗ−ＣＶＤ膜と称する）１２を成膜する。
【００２７】
次に、図２（ｄ）に示すように、タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面エッチバックまたはＣＭＰを施し、ＴＨ内にＷ−ＣＶＤ膜１２を埋めこんでＷプラグ１２ａを形成する。
次に、図２（ｅ）に示すように、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層したのち、フォトレジスト（図示なし）パターンをマスクとしてアルミドライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエッチングして上層のアルミ配線を形成する。
【００２８】
この様に、Ｐ−ＳｉＮ１５をエッチングストッパーとして、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５が部分的にエッチングされて消失することがない。したがって、すべてのＴＨにおいて一様にＴｉＮ膜５を形成することができ、Ａｌ−Ｃｕ膜４がむきだしになることを防止できるので、コロージョンが発生することもなく、再現性良く良好なＴＨを形成することができ、配線抵抗を一定にできる。
【００２９】
実施の形態２．
上記実施の形態１ではＴＨ内にＷを埋込み、Ｗプラグを形成して上層のアルミ配線層を形成する場合について説明を行ったが、ここではＷプラグを形成せずに、ＴＨ内に直接Ａｌ−Ｃｕを埋込んで上層アルミ配線層を形成する場合について説明を行う。図３はこの発明の実施の形態２の多層配線の製造方法を示す工程断面図である。
【００３０】
まず、下層アルミ配線層上に酸化膜を形成し、ＴＨ形成用のフォトレジストを形成する工程までは実施の形態１の図１（ａ）〜（ｄ）と同様にして行う。
その後、図３（ａ）に示すように、フォトレジスト１０をマスクとしてバッファードフッ酸を用いてＰ−ＴＥＯＳ９に等方性エッチングを施す。続いて、実施の形態１と同様にして、同じフォトレジスト１０をマスクとして酸化膜異方性エッチャを用いてＰ−ＳｉＮ１５をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線４ｂへのＴＨを形成する。このとき、ＴＨはいわゆるワイングラス構造となる。
【００３１】
次に、図３（ｂ）に示すように、実施の形態１と同様にしてＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ１５のエッチングを行う。
ＴＨを形成する際に、Ｐ−ＳｉＮをエッチングストッパーとしてＰ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５がエッチングされて消失することもなくすべてのＴＨにおいて一様にＴｉＮ膜５を形成することができる。
【００３２】
次に、図３（ｃ）に示すように、フォトレジストパターン１０を除去した後、酸化膜７，８，９をドライエッチング時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、ＴｉＮ膜５が消失することがないので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃｕ膜４がエッチングされることがない。
続いて、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１を形成し、さらに、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層して成膜する。このとき、ＴＨがワイングラス構造をとることによりＷを埋込む必要がないので、製造工程を少なくすることができる。
【００３３】
次に、図３（ｄ）に示すように、フォトレジスト（図示なし）パターンをマスクとしてアルミドライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエッチングして上層のアルミ配線を形成する。
この様に、配線層を形成すれば、実施の形態１に比べてＷを埋め込む工程を減らすことができ、製造工程を簡単にすることができる。
【００３４】
実施の形態３．
ここでは、深さが異なるＴＨを同時に形成する方法について説明を行う。図４〜図６はこの発明の実施の形態３の多層配線の製造方法を示す工程断面図である。図において、左側は右側に比べて厚い下地上に積層配線を形成する場合の工程断面図である。
【００３５】
まず、図４（ａ）（ａ´）に示すように、半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ膜２を５０オングストローム程度、ＴｉＮ膜３を５００オングストローム程度、Ａｌ−Ｃｕ膜４を４０００〜５０００オングストローム程度、およびＡＲＣであるＴｉＮ膜５を２２０オングストローム程度、からなるアルミ積層配線膜４ａを枚葉式メタルスパッタ装置で形成する。
【００３６】
このとき、図４（ａ´）は図４（ａ）に比べて下敷酸化膜１の膜厚が薄くなっている。
その後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉でＰ−ＳｉＮ１５を形成する。このＰ−ＳｉＮ１５上にアルミ配線形成のためのフォトレジストパターン６を形成する。
【００３７】
次に、図４（ｂ）（ｂ´）に示すように、フォトレジストパターン６をマスクとして、酸化膜異方性エッチャによりフッソ系のプラズマドライエッチングを行い、まずＰ−ＳｉＮ１５をエッチングする。
次に、図４（ｃ）（ｃ´）に示すように、続いて、アルミドライエッチャによりフォトレジストパターン６をマスクとして、アルミ積層配線膜４ａを順次ドライエッチングすることにより下層のアルミ積層配線４ｂを形成する。
このとき、Ｐ−ＳｉＮ１５はフォトレジストパターン１６に比べてアルミ配線形成の際のエッチングにおいて十分な選択比を確保することができ、アルミ積層配線４ｂを設計値どうり形成することができる。
【００３８】
次に、図５（ａ）（ａ´）に示すように、フォトレジストパターン６を除去した後、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯＳ７を形成し、その後、枚葉式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ膜８を形成した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９を形成する。このとき、Ｐ−ＴＥＯＳ７，９はＢＰ−ＴＥＯＳ膜でも良い。
【００３９】
次に、図５（ｂ）（ｂ´）に示すように、ＣＭＰによりウエハ面内の平坦化処理を行う。これにより、図５（ｂ）に示すように、下敷酸化膜１の膜厚が厚い部分ではＰ−ＴＥＯＳ９の膜厚が薄くなり、図５（ｂ´）に示すように、下敷酸化膜１の膜厚が薄い部分ではＰ−ＴＥＯＳ９の膜厚が厚くなる。
【００４０】
次に、図５（ｃ）（ｃ´）に示すように、ＴＨ形成のためのフォトレジストパターン１０を形成し、フォトレジストパターン１０をマスクとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜をＰ−ＳｉＮ１５をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線４ｂへのＴＨを形成する。このとき、図５（ｃ）に形成されるＴＨの深さは図５（ｃ´）に形成されるＴＨに比べて浅いものとなっている。
【００４１】
このとき、通常の酸化膜ドライエッチング条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8などのＦを含むフロロカーボンガスと、Ｏ2，ＣＯおよびＣＯ2などの酸素原子を含む分子ガスと、Ａｒなどの希ガスと、の混合ガスを用いて行うのであるが、この場合、Ｐ−ＳｉＮ１５との選択比を得るために混合ガス中のフロロカーボン系のガスの比率を上げて行う。
【００４２】
Ｐ−ＴＥＯＳ９の膜厚が異なることから形成するＴＨの深さは当然異なってくる。ＴＨを同時に形成する場合、浅いＴＨは深いＴＨに比べてＴＨ底部がオーバーエッチングとなるが、Ｐ−ＳｉＮ１５をエッチングストッパーとしてエッチングをおこなっているために、ＴｉＮ膜５がエッチングされることを防止できる。
【００４３】
次に、図６（ａ）（ａ´）に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ１５のエッチングを行う。
【００４４】
次に、図６（ｂ）（ｂ´）に示すように、フォトレジストパターン１０を除去した後、酸化膜７，８，９をドライエッチング時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、ＴｉＮ膜５が消失していないので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃｕ膜４がエッチングされることがない。
続いて、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装置でＷ−ＣＶＤ膜１２を成膜する。
【００４５】
次に、図６（ｃ）（ｃ´）に示すように、タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面エッチバックまたはＣＭＰを施し、ＴＨ内にＷ−ＣＶＤ膜１２を埋めこんでＷプラグ１２ａを形成する。このときバリアメタル１１とは選択的にエッチングを行う。
次に、図６（ｄ）（ｄ´）に示すように、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層したのち、フォトレジスト（図示なし）パターンをマスクとしてアルミドライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエッチングして上層のアルミ配線を形成する。
【００４６】
この様にすれば、配線層を形成する際に、ＴＨの深さに拘らず、ウエハ内のいずれの場所にでも同時に再現性良く良好なＴＨを形成することができ、配線抵抗を一定にできる。
【００４７】
実施の形態４．
上記実施の形態１，２，３では配線層が２層の場合について説明を行ったが、ここでは配線層が３層の場合について説明を行う。図７〜１１はこの発明の実施の形態４の多層配線の製造方法を示す工程断面図である。右側は配線層が３層積層されている場合であり、左側は配線層が２層目をとばして１層と３層とを接続する場合の工程断面図である。
【００４８】
まず、図７（ａ）（ａ´）に示すように、半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ膜２を５０オングストローム程度、ＴｉＮ膜３を５００オングストローム程度、Ａｌ−Ｃｕ膜４を４０００〜５０００オングストローム程度、およびＡＲＣであるＴｉＮ膜５を２２０オングストローム程度、からなるアルミ積層配線膜４ａを枚葉式メタルスパッタ装置で形成する。
その後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉でＰ−ＳｉＮ１５を形成する。このＰ−ＳｉＮ１５上にアルミ配線形成のためのフォトレジストパターン６を形成する。
【００４９】
次に、図７（ｂ）（ｂ´）に示すように、フォトレジストパターン６をマスクとして、酸化膜異方性エッチャによりフッソ系のプラズマドライエッチングを行い、まずＰ−ＳｉＮ１５をエッチングする。
次に、図７（ｃ）（ｃ´）に示すように、続いて、アルミドライエッチャによりフォトレジストパターン６をマスクとして、アルミ積層配線膜４ａを順次ドライエッチングすることにより第１のアルミ積層配線４ｂを形成する。
【００５０】
このとき、Ｐ−ＳｉＮ１５はフォトレジストパターン６に比べてアルミ配線形成の際のエッチングにおいて十分な選択比を確保することができ、アルミ積層配線４ｂを設計値どうり形成することができる。
次に、図７（ｄ）（ｄ´）に示すように、フォトレジストパターン６を除去した後、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯＳ７を形成し、その後、枚葉式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ膜８を形成した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９を形成する。このとき、Ｐ−ＴＥＯＳ７，９はＢＰ−ＴＥＯＳ膜でも良い。
【００５１】
次に、図８（ａ´）に示すように、ＴＨ形成のためのフォトレジストパターン１０を形成する。このとき、図８（ａ）に示した部分では、２層目のアルミ配線層と接続しないので、ＴＨを形成する必要がなく、レジストにパターンは形成されない。図８（ａ´）に示した部分では、フォトレジストパターン１０をマスクとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜をＰ−ＳｉＮ１５をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線４ｂへのＴＨを形成する。
【００５２】
このとき、通常の酸化膜ドライエッチング条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8などのＦを含むフロロカーボンガスと、Ｏ2，ＣＯおよびＣＯ2などの酸素原子を含む分子ガスと、Ａｒなどの希ガスと、の混合ガスを用いて行うのであるが、この場合、Ｐ−ＳｉＮ１５との選択比を得るために混合ガス中のフロロカーボン系のガスの比率を上げて行う。
【００５３】
次に、図８（ｂ´）に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ１５のエッチングを行う。ＴＨを形成する際に、Ｐ−ＳｉＮ１５をエッチングストッパーとしてＰ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５がエッチングされて消失することもなくすべてのＴＨにおいて一様にＴｉＮ膜５を形成することができる。
【００５４】
次に、図８（ｃ）（ｃ´）に示すように、フォトレジストパターン１０を除去した後、図８（ｃ´）に示した部分の酸化膜７，８，９をドライエッチング時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、ＴｉＮ膜５が消失することがないので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃｕ膜４がエッチングされることがない。
続いて、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装置でＷ−ＣＶＤ膜１２を成膜する。
【００５５】
次に、図８（ｄ）（ｄ´）に示すように、タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面エッチバックまたはＣＭＰを施す。このとき、図８（ｄ´）ではＴＨ内にＷ−ＣＶＤ膜１２を埋めこんでＷプラグ１２ａを形成する。また、図８（ｄ）ではＴＨは形成されていないので、バリアメタル１１上のＷ−ＣＶＤ膜１２は除去される。
【００５６】
次に、図９（ａ）（ａ´）に示すように、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層したのち、枚葉式プラズマ成膜装置でＰ−ＳｉＮ１６を形成する。
次に、図９（ｂ´）に示すように、２層目のアルミ配線層用のフォトレジストパターン１７を形成する。
次に、図９（ｃ´）に示すように、フォトレジストパターン１７をマスクとしてＰ−ＳｉＮ１６をドライエッチング後、アルミドライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエッチングして２層目ののアルミ配線層１８を形成する。このとき、図９（ｃ）ではフォトレジストパターン１７が存在しないために、Ｐ−ＴＥＯＳ９上の膜はすべてエッチングされてなくなってしまう。
【００５７】
次に、図１０（ａ）（ａ´）に示すように、フォトレジストパターン１７を除去した後、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯＳ７ａを形成し、その後、枚葉式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ膜８ａを形成した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９ａを形成する。このとき、Ｐ−ＴＥＯＳ７ａ，９ａはＢＰ−ＴＥＯＳ膜でも良い。ＴＨ形成のためのフォトレジストパターン１９を形成する。
【００５８】
次に、図１０（ｂ）（ｂ´）に示すように、図１０（ｂ´）では、２層目のアルミ配線層１８と３層目のアルミ配線層との接続のために、図１０（ｂ）では１層目のアルミ配線層４ｂと３層目のアルミ配線層との接続のために、フォトレジストパターン１９をマスクとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７ａ、無機ＳＯＧ膜８ａ、Ｐ−ＴＥＯＳ９ａの酸化膜をＰ−ＳｉＮ１５，１６をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線４ｂ，１８へのＴＨを形成する。
【００５９】
次に、図１０（ｃ）（ｃ´）に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ１５，１６のエッチングを行う。その後、フォトレジストパターン１９を除去し、酸化膜７ａ，８ａ，９ａをドライエッチング時にＴｉＮ膜５，１４の表面に形成されたＴｉＦ等の反応生成物を有機系の剥離液により除去し、水洗を行う。
【００６０】
ＴＨを形成する際に、Ｐ−ＳｉＮ１５，１６をエッチングストッパーとしてＰ−ＴＥＯＳ７ａ、無機ＳＯＧ膜８ａ、Ｐ−ＴＥＯＳ９ａの酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５，１４がエッチングされて消失することもなくすべてのＴＨにおいて一様にＴｉＮ膜５，１４を形成することができる。
【００６１】
次に、図１１（ａ）（ａ´）に示すように、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１１ａを形成した後、枚葉式のＷ−ＣＶＤ装置でＷ−ＣＶＤ膜を成膜し、タングステン異方性ドライエッチャでＷ−ＣＶＤ膜を全面エッチバックまたはＣＭＰを施し、ＴＨ内にＷ−ＣＶＤ膜を埋めこんでＷプラグ１２ｂを形成する。その後、Ａｌ−Ｃｕ膜１３ａとＴｉＮ膜１４ａを順次積層したのち、３層目のアルミ配線層用のフォトレジストパターン２０を形成する。
【００６２】
次に、図１１（ｂ）（ｂ´）に示すように、フォトレジストパターン２０をマスクとしてアルミドライエッチャでＴｉＮ膜１４ａおよびＡｌ−Ｃｕ膜１３ａをエッチングして３層目のアルミ配線層を形成する。
【００６３】
この様に、Ｐ−ＳｉＮ１５，１６をエッチングストッパーとして、Ｐ−ＴＥＯＳ７，７ａ、無機ＳＯＧ膜８，８ａ、Ｐ−ＴＥＯＳ９，９ａの酸化膜のエッチングを行うようにしたので、ＴｉＮ膜５，１４が部分的にエッチングされて消失することがなく、深さの異なるＴＨを同時に、良好に形成することができる。したがって、多層配線を用いるデバイスにおいて、配線層をとばして接続する場合においても再現性良く良好なＴＨを形成することができ、配線抵抗を一定にできる。
【００６４】
【発明の効果】
以上のようにこの発明によれば、第１の配線層上にのみスルーホール形成のためのエッチングストッパー膜を備えるようにしたので、良好な配線層がパターニングできるとともに、スルーホール形成時に配線層の一部がエッチングされることなく、再現性良く良好なスルーホールを形成することができ、配線抵抗を一定にできる。さらに、３層以上の多層配線層の場合に、配線層をとばしてスルーホールを形成する際にも容易に形成することができる。
【００６５】
また、第１の配線層がＡｌ膜とＴｉＮ膜とを順次積層した膜であり、スルーホール形成のためのエッチングストッパー膜がプラズマＳｉＮ膜であり、上記ＴｉＮ膜直上にのみプラズマＳｉＮ膜を備えるようにしたので、スルーホールの形成の際に、プラズマＳｉＮ膜によりＴｉＮ膜を保護することができ、スルーホールの形成の際にＴｉＮ膜を再現性良く一様に形成することができる。
【００６６】
また、半導体基板上に第１の配線層用の膜を形成する工程と、上記第１の配線層用の膜上にスルーホール形成のためのエッチングストッパー膜を形成する工程と、上記エッチングストッパー膜を最上層とする第１の配線層を形成する工程と、上記第１の配線層上に層間絶縁膜を形成する工程と、上記エッチングストッパー膜をエッチングストッパーとして上記層間絶縁膜をエッチングすることにより上記層間絶縁膜中にスルーホールを形成する工程と、上記スルーホール底部に露出した上記エッチングストッパー膜を除去する工程と、上記スルーホールを含む上記第１の配線層上に第２の配線層を形成する工程と、を備えるようにしたので、安定して再現性良くスルーホールを形成することができ、良好な多層配線を有する半導体装置の製造方法を得ることができる。
【００６７】
また、第１の配線層が半導体基板上の異なる膜厚を有する下地上に形成され、上記第１の配線層上に形成された層間絶縁膜に化学機械研磨を施して上記半導体基板面を平坦にした後、スルーホールを形成するようにしたので、異なった深さのスルーホールを同時に良好に形成することができる。
【００６８】
また、第１の配線層の最上層がＴｉＮ膜であり、エッチングストッパー膜がプラズマＳｉＮ膜であるようにしたので、スルーホールの形成の際に、プラズマＳｉＮ膜によりＴｉＮ膜を保護することができ、ＴｉＮ膜を再現性良く一様に形成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の多層配線の製造方法を示す工程断面図である。
【図２】 この発明の実施の形態１の多層配線の製造方法を示す工程断面図である。
【図３】 この発明の実施の形態２の多層配線の製造方法を示す工程断面図である。
【図４】 この発明の実施の形態３の多層配線の製造方法を示す工程断面図である。
【図５】 この発明の実施の形態３の多層配線の製造方法を示す工程断面図である。
【図６】 この発明の実施の形態３の多層配線の製造方法を示す工程断面図である。
【図７】 この発明の実施の形態４の多層配線の製造方法を示す工程断面図である。
【図８】 この発明の実施の形態４の多層配線の製造方法を示す工程断面図である。
【図９】 この発明の実施の形態４の多層配線の製造方法を示す工程断面図である。
【図１０】 この発明の実施の形態４の多層配線の製造方法を示す工程断面図である。
【図１１】 この発明の実施の形態４の多層配線の製造方法を示す工程断面図である。
【図１２】 従来の多層配線の製造方法を示す工程断面図である。
【図１３】 従来の多層配線の製造方法を示す工程断面図である。
【符号の説明】
１ 下敷き酸化膜、２ Ｔｉ膜、３ ＴｉＮ膜、
４，１３，１３ａ Ａｌ−Ｃｕ膜、４ａ アルミ積層配線膜、
４ｂ，１８ アルミ積層配線、５，１４，１４ａ ＴｉＮ膜、
７，７ａ，９，９ａ Ｐ−ＴＥＯＳ、８，８ａ 無機ＳＯＧ膜、
１１，１１ａ バリアメタル、１２ Ｗ−ＣＶＤ膜、
１２ａ，１２ｂ Ｗプラグ、１５ Ｐ−ＳｉＮ。
Claims (7)
- 下地上にアルミを含有する第一導電膜を堆積させる工程と、
上記第一導電膜上に第一ＴｉＮ膜を堆積させる工程と、
上記第一ＴｉＮ膜上にシリコンと窒素の化合物で構成された第一絶縁膜を堆積させる工程と、
上記第一絶縁膜上に第一レジストパターンを設ける工程と、
上記第一レジストパターンを用いることにより、上記第一導電膜、上記第一ＴｉＮ膜および上記第一絶縁膜に対して第一異方性エッチングを行い、エッチングされた上記第一導電膜および上記第一ＴｉＮ膜で形成された第一配線を形成する工程と、
上記第一配線の側面及び上記第一配線の上面に、層間絶縁膜を形成する工程と、
上記層間絶縁膜上に第二レジストパターンを設ける工程と、
上記第二レジストパターンを用いることにより、上記層間絶縁膜及び上記第一絶縁膜に対して第二異方性エッチングを行い、底部に上記第一ＴｉＮ膜が露出するようなホールを形成する工程と、
上記ホール内に導電物を埋め込む工程と、
上記層間絶縁膜上に形成されたアルミを含有する第二導電膜上に、第二ＴｉＮ膜を形成する工程と、
上記第二ＴｉＮ膜に接するように第三レジストパターンを設ける工程と、
上記第三レジストパターンを用いることにより、上記第二導電膜および上記第二ＴｉＮ膜に対して第三異方性エッチングを行って上記層間絶縁膜を露出させて、エッチングされた上記第二導電膜および上記第二ＴｉＮ膜で形成された第二配線を形成する工程と、
を有し、
上記第一配線と上記第二配線は上記導電物を介して電気的接続されていることを特徴とする半導体装置の製造方法。 - 上記第一導電膜及び上記第二導電膜はアルミと銅を含有し、
上記第一導電膜を堆積させる工程の前に、上記下地上に、第一Ｔｉ膜と上記第一Ｔｉ膜の上に設けられる第三ＴｉＮ膜とを形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。 - 上記導電物はタングステンを含有し、
上記導電物を埋め込む工程は、Ｔｉを含有する第一バリアメタルを上記ホール内に形成する工程と、上記第一バリアメタル上にタングステンを埋め込むことにより上記ホール内に上記導電物を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。 - 上記導電物と上記第二導電膜は同一の工程で堆積されることを特徴とする請求項１に記載の半導体装置の製造方法。
- 上記第一異方性エッチングは、上記第一絶縁膜をエッチングする第一エッチングステップと、上記第一エッチングステップの後に上記第一エッチングステップとは異なる条件で上記第一導電膜および上記第一ＴｉＮ膜をエッチングする第二エッチングステップとにより構成されており、
上記第二異方性エッチングは、上記層間絶縁膜をエッチングする第三エッチングステップと、上記第三エッチングステップの後に上記第三エッチングステップとは異なる条件で上記第一絶縁膜をエッチングする第四エッチングステップとにより構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。 - 上記第一エッチングステップは酸化膜異方性エッチャによってフッ素系のプラズマドライエッチングを行うステップであり、
上記第二エッチングステップはアルミドライエッチャによりエッチングを行うステップであり、
上記第三エッチングステップはフロロカーボンガスと、酸素原子を含む分子ガスと、希ガスとの混合ガスを用いて行うステップであり、
上記第四エッチングステップは上記混合ガスよりもフロロカーボンガスの比率が高いガ スでエッチングを行うステップであることを特徴とする請求項５に記載の半導体装置の製造方法。 - 上記層間絶縁膜を形成する工程は、複数の絶縁膜それぞれを形成する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03804999A JP4201421B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03804999A JP4201421B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000235973A JP2000235973A (ja) | 2000-08-29 |
| JP4201421B2 true JP4201421B2 (ja) | 2008-12-24 |
Family
ID=12514678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03804999A Expired - Fee Related JP4201421B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4201421B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW412683B (en) * | 1999-03-29 | 2000-11-21 | Via Tech Inc | Chip set with sole reference voltage pin for graphics interface |
| JP3725811B2 (ja) | 2001-10-11 | 2005-12-14 | ローム株式会社 | 半導体装置の製造方法 |
| JP2004304068A (ja) * | 2003-03-31 | 2004-10-28 | Denso Corp | 半導体装置及びその製造方法 |
| DE102004029519A1 (de) | 2004-06-18 | 2006-01-12 | Infineon Technologies Ag | Verfahren zum Herstellen einer Schicht-Anordnung |
| JP4447419B2 (ja) | 2004-09-29 | 2010-04-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4583892B2 (ja) * | 2004-11-19 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100588373B1 (ko) | 2004-12-30 | 2006-06-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 형성 방법 |
| KR100900773B1 (ko) | 2006-11-06 | 2009-06-02 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 제조방법 |
| JP4627335B2 (ja) * | 2009-10-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-02-17 JP JP03804999A patent/JP4201421B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000235973A (ja) | 2000-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6051508A (en) | Manufacturing method of semiconductor device | |
| KR100487948B1 (ko) | 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법 | |
| US6143641A (en) | Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures | |
| KR0179292B1 (ko) | 반도체소자의 다층배선 형성방법 | |
| JP2000106396A (ja) | 半導体装置の製造方法 | |
| US20020050649A1 (en) | Metal interconnect layer of semiconductor device and method for forming a metal interconnect layer | |
| JP2003045969A (ja) | デュアルダマシン工程を利用した配線形成方法 | |
| US7436009B2 (en) | Via structures and trench structures and dual damascene structures | |
| JP4293752B2 (ja) | 半導体装置の製造方法 | |
| JP3214475B2 (ja) | デュアルダマシン配線の形成方法 | |
| JP4201421B2 (ja) | 半導体装置の製造方法 | |
| US6501180B1 (en) | Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures | |
| US7179734B2 (en) | Method for forming dual damascene pattern | |
| US6258709B1 (en) | Formation of electrical interconnect lines by selective metal etch | |
| US6339027B1 (en) | Process for borderless stop in tin via formation | |
| JPH11162982A (ja) | 半導体装置の製造方法 | |
| US6204096B1 (en) | Method for reducing critical dimension of dual damascene process using spin-on-glass process | |
| JP2001176965A (ja) | 半導体装置及びその製造方法 | |
| US6465340B1 (en) | Via filled dual damascene structure with middle stop layer and method for making the same | |
| JPH10116904A (ja) | 半導体装置の製造方法 | |
| KR100876532B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100960934B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| US6365505B1 (en) | Method of making a slot via filled dual damascene structure with middle stop layer | |
| US6340638B1 (en) | Method for forming a passivation layer on copper conductive elements | |
| US6444573B1 (en) | Method of making a slot via filled dual damascene structure with a middle stop layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060206 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080613 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080930 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121017 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121017 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131017 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |