JP2000235973A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＴｉＮ膜を消失することなく安定して再現性
良くスルーホールを形成することができ、良好な多層配
線を有する半導体装置およびその製造方法を提供する。 【解決手段】 下敷酸化膜１上にピュアＴｉ膜２、Ｔｉ
Ｎ膜３、Ａｌ−Ｃｕ膜４、およびＡＲＣであるＴｉＮ膜
５からなるアルミ積層配線膜４ａを形成する。その後、
Ｐ−ＳｉＮ１５を形成する。フォトレジストパターン６
を形成し、まずＰ−ＳｉＮ１５を、続いて、アルミ積層
配線膜４ａを順次エッチングすることにより下層のアル
ミ積層配線４ｂを形成する。フォトレジストパターン６
を除去した後、層間絶縁膜を形成し、Ｐ−ＳｉＮ１５を
エッチングストッパーとして、ドライエッチングするこ
とによりアルミ配線層４ｂへのＴＨを形成する。
良くスルーホールを形成することができ、良好な多層配
線を有する半導体装置およびその製造方法を提供する。 【解決手段】 下敷酸化膜１上にピュアＴｉ膜２、Ｔｉ
Ｎ膜３、Ａｌ−Ｃｕ膜４、およびＡＲＣであるＴｉＮ膜
５からなるアルミ積層配線膜４ａを形成する。その後、
Ｐ−ＳｉＮ１５を形成する。フォトレジストパターン６
を形成し、まずＰ−ＳｉＮ１５を、続いて、アルミ積層
配線膜４ａを順次エッチングすることにより下層のアル
ミ積層配線４ｂを形成する。フォトレジストパターン６
を除去した後、層間絶縁膜を形成し、Ｐ−ＳｉＮ１５を
エッチングストッパーとして、ドライエッチングするこ
とによりアルミ配線層４ｂへのＴＨを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特に多層配線およびその形成方法
に関するものである。
その製造方法に関し、特に多層配線およびその形成方法
に関するものである。
【０００２】
【従来の技術】図１２および１３はＤ−ＲＡＭあるいは
ＡＳＩＣ，システムＬＳＩの従来のＡｌ配線工程におけ
る多層配線の製造方法を示す工程断面図である。図に従
って順次説明を行う。まず、図１２（ａ）は半導体基板
上に下敷酸化膜１を形成した後、ピュアＴｉ膜２、Ｔｉ
Ｎ膜３、Ａｌ−Ｃｕ膜４、および反射防止膜（以下、Ａ
ＲＣと称する）であるＴｉＮ膜５からなるアルミ積層配
線膜４ａを枚葉式メタルスパッタ装置で形成する。その
後、アルミ配線形成のためのフォトレジストパターン６
を形成する。
ＡＳＩＣ，システムＬＳＩの従来のＡｌ配線工程におけ
る多層配線の製造方法を示す工程断面図である。図に従
って順次説明を行う。まず、図１２（ａ）は半導体基板
上に下敷酸化膜１を形成した後、ピュアＴｉ膜２、Ｔｉ
Ｎ膜３、Ａｌ−Ｃｕ膜４、および反射防止膜（以下、Ａ
ＲＣと称する）であるＴｉＮ膜５からなるアルミ積層配
線膜４ａを枚葉式メタルスパッタ装置で形成する。その
後、アルミ配線形成のためのフォトレジストパターン６
を形成する。
【０００３】次に、図１２（ｂ）に示すように、フォト
レジストパターン６をマスクとしてアルミ積層配線膜４
ａを順次ドライエッチングすることにより下層のアルミ
積層配線４ｂを形成する。次に、図１２（ｃ）に示すよ
うに、フォトレジストパターン６を除去する。
レジストパターン６をマスクとしてアルミ積層配線膜４
ａを順次ドライエッチングすることにより下層のアルミ
積層配線４ｂを形成する。次に、図１２（ｃ）に示すよ
うに、フォトレジストパターン６を除去する。
【０００４】次に、図１２（ｄ）に示すように、枚葉式
プラズマＴＥＯＳ成膜装置を用いて一層目の酸化膜（以
下、Ｐ−ＴＥＯＳと称する）７を形成し、その後、枚葉
式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ
膜８を形成した後、再度、枚葉式プラズマＴＥＯＳ成膜
装置を用いて二層目のＰ−ＴＥＯＳ９を形成する。その
後、スルーホール（以下、ＴＨと称する）形成のための
フォトレジストパターン１０を形成する。
プラズマＴＥＯＳ成膜装置を用いて一層目の酸化膜（以
下、Ｐ−ＴＥＯＳと称する）７を形成し、その後、枚葉
式ＳＯＧコーター装置により平坦化のための無機ＳＯＧ
膜８を形成した後、再度、枚葉式プラズマＴＥＯＳ成膜
装置を用いて二層目のＰ−ＴＥＯＳ９を形成する。その
後、スルーホール（以下、ＴＨと称する）形成のための
フォトレジストパターン１０を形成する。
【０００５】次に、図１３（ａ）に示すように、フォト
レジストパターン１０をマスクとして酸化膜異方性エッ
チャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−
ＴＥＯＳ９の酸化膜をドライエッチングすることにより
アルミ積層配線４ｂへのＴＨを形成する。
レジストパターン１０をマスクとして酸化膜異方性エッ
チャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−
ＴＥＯＳ９の酸化膜をドライエッチングすることにより
アルミ積層配線４ｂへのＴＨを形成する。
【０００６】次に、図１３（ｂ）に示すように、フォト
レジストパターン１０を除去した後、酸化膜７，８，９
をドライエッチング時にＴｉＮ膜５の表面に形成された
ＴｉＦ等の反応生成物を有機系の剥離液により除去し、
水洗を行う。次に、図１３（ｃ）に示すように、枚葉式
のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行い
バリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装
置でタングステン膜（以下、Ｗ−ＣＶＤ膜と称する）１
２を成膜する。
レジストパターン１０を除去した後、酸化膜７，８，９
をドライエッチング時にＴｉＮ膜５の表面に形成された
ＴｉＦ等の反応生成物を有機系の剥離液により除去し、
水洗を行う。次に、図１３（ｃ）に示すように、枚葉式
のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行い
バリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装
置でタングステン膜（以下、Ｗ−ＣＶＤ膜と称する）１
２を成膜する。
【０００７】次に、図１３（ｄ）に示すように、タング
ステン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面
エッチバックを施し、ＴＨ内にＷ−ＣＶＤ膜１２を埋め
こんでＷプラグ１２ａを形成する。その後、Ａｌ−Ｃｕ
膜１３とＴｉＮ膜１４を順次積層する。
ステン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面
エッチバックを施し、ＴＨ内にＷ−ＣＶＤ膜１２を埋め
こんでＷプラグ１２ａを形成する。その後、Ａｌ−Ｃｕ
膜１３とＴｉＮ膜１４を順次積層する。
【０００８】次に、図１３（ｅ）に示すように、フォト
レジスト（図示なし）パターンをマスクとしてアルミド
ライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３を
エッチングして上層のアルミ配線を形成する。
レジスト（図示なし）パターンをマスクとしてアルミド
ライエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３を
エッチングして上層のアルミ配線を形成する。
【０００９】
【発明が解決しようとする課題】従来のＡｌ配線工程に
おける多層配線の製造方法は以上のようであり、図１３
（ａ）に示すように、層間絶縁膜であるＰ−ＴＥＯＳ
７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜の膜厚に
比べてＴｉＮ膜５の膜厚が薄いためにＴＨ形成工程にお
いてＴｉＮ膜５のエッチング量をコントロールすること
が困難であり、ＴｉＮ膜５がエッチングされ消失してし
まうという問題点があった。また、化学機械研磨（以
下、ＣＭＰと称する）を用いて、層間絶縁膜を平坦化す
る場合にはＴＨの深さが異なる場合があり、深いＴＨを
形成する際に、浅いＴＨのホール底であるＴｉＮ膜５が
消失してしまうという問題点があった。
おける多層配線の製造方法は以上のようであり、図１３
（ａ）に示すように、層間絶縁膜であるＰ−ＴＥＯＳ
７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜の膜厚に
比べてＴｉＮ膜５の膜厚が薄いためにＴＨ形成工程にお
いてＴｉＮ膜５のエッチング量をコントロールすること
が困難であり、ＴｉＮ膜５がエッチングされ消失してし
まうという問題点があった。また、化学機械研磨（以
下、ＣＭＰと称する）を用いて、層間絶縁膜を平坦化す
る場合にはＴＨの深さが異なる場合があり、深いＴＨを
形成する際に、浅いＴＨのホール底であるＴｉＮ膜５が
消失してしまうという問題点があった。
【００１０】したがって、ＴｉＮ膜５をそれぞれのＴＨ
において一様に形成することが困難となり、ＴｉＮ膜５
上に形成されるバリアメタル１１を一様に成膜すること
ができず、バリアメタル１１の膜厚がばらつき、配線抵
抗がばらつくという問題点があった。
において一様に形成することが困難となり、ＴｉＮ膜５
上に形成されるバリアメタル１１を一様に成膜すること
ができず、バリアメタル１１の膜厚がばらつき、配線抵
抗がばらつくという問題点があった。
【００１１】また、ＴｉＮ膜５が消失してしまうとＡｌ
−Ｃｕ膜４がむきだしとなり、後の製造工程中に大気に
晒されることになりアルミ腐食（以下、コロージョンと
称する）が起こるという問題点があった。さらに、図１
３（ｂ）に示すように、酸化膜７，８，９のドライエッ
チング後にＴｉＦ等の反応生成物を有機系の剥離液によ
り除去した後水洗を行う工程において、ＴｉＮ膜５が消
失している箇所ではむきだしとなったＡｌ−Ｃｕ膜４が
エッチングされてしまうという問題点もあった。
−Ｃｕ膜４がむきだしとなり、後の製造工程中に大気に
晒されることになりアルミ腐食（以下、コロージョンと
称する）が起こるという問題点があった。さらに、図１
３（ｂ）に示すように、酸化膜７，８，９のドライエッ
チング後にＴｉＦ等の反応生成物を有機系の剥離液によ
り除去した後水洗を行う工程において、ＴｉＮ膜５が消
失している箇所ではむきだしとなったＡｌ−Ｃｕ膜４が
エッチングされてしまうという問題点もあった。
【００１２】これらを解決するものとして、ＴｉＮ膜５
を厚膜化することも考えられるが、ＴｉＮ膜５を厚くす
ると、アルミ積層配線４ｂを形成するドライエッチング
の際にフォトレジスト６の耐性が不充分となり良好なア
ルミ積層配線４ｂを形成することができないという問題
点があった。
を厚膜化することも考えられるが、ＴｉＮ膜５を厚くす
ると、アルミ積層配線４ｂを形成するドライエッチング
の際にフォトレジスト６の耐性が不充分となり良好なア
ルミ積層配線４ｂを形成することができないという問題
点があった。
【００１３】また、例えば特開平８−２６４６４４号公
報にはアルミ積層配線上だけではなく全面にＰ−ＳｉＮ
が形成されている例が示されているが、この場合、多層
配線において配線層をとばして配線する場合に途中の層
にＰ−ＳｉＮが存在し、スルーホールを加工する事が困
難であるという問題点があった。
報にはアルミ積層配線上だけではなく全面にＰ−ＳｉＮ
が形成されている例が示されているが、この場合、多層
配線において配線層をとばして配線する場合に途中の層
にＰ−ＳｉＮが存在し、スルーホールを加工する事が困
難であるという問題点があった。
【００１４】この発明は上記のような問題点を解消する
ためになされたもので、ＴｉＮ膜を消失することなく安
定して再現性良くスルーホールを形成することができ、
良好な多層配線を有する半導体装置およびその製造方法
を提供することを目的としている。
ためになされたもので、ＴｉＮ膜を消失することなく安
定して再現性良くスルーホールを形成することができ、
良好な多層配線を有する半導体装置およびその製造方法
を提供することを目的としている。
【００１５】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、第１の配線層上にのみスルーホール形
成のためのエッチングストッパー膜を備えるようにした
ものである。
る半導体装置は、第１の配線層上にのみスルーホール形
成のためのエッチングストッパー膜を備えるようにした
ものである。
【００１６】この発明の請求項２に係る半導体装置は、
第１の配線層がＡｌ膜とＴｉＮ膜とを順次積層した膜で
あり、スルーホール形成のためのエッチングストッパー
膜がプラズマＳｉＮ膜であり、上記ＴｉＮ膜直上にのみ
プラズマＳｉＮ膜を備えるようにしたものである。
第１の配線層がＡｌ膜とＴｉＮ膜とを順次積層した膜で
あり、スルーホール形成のためのエッチングストッパー
膜がプラズマＳｉＮ膜であり、上記ＴｉＮ膜直上にのみ
プラズマＳｉＮ膜を備えるようにしたものである。
【００１７】この発明の請求項３に係る半導体装置の製
造方法は、半導体基板上に第１の配線層用の膜を形成す
る工程と、上記第１の配線層用の膜上にスルーホール形
成のためのエッチングストッパー膜を形成する工程と、
上記エッチングストッパー膜を最上層とする第１の配線
層を形成する工程と、上記第１の配線層上に層間絶縁膜
を形成する工程と、上記エッチングストッパー膜をエッ
チングストッパーとして上記層間絶縁膜をエッチングす
ることにより上記層間絶縁膜中にスルーホールを形成す
る工程と、上記スルーホール底部に露出した上記エッチ
ングストッパー膜を除去する工程と、上記スルーホール
を含む上記第１の配線層上に第２の配線層を形成する工
程と、を備えたものである。
造方法は、半導体基板上に第１の配線層用の膜を形成す
る工程と、上記第１の配線層用の膜上にスルーホール形
成のためのエッチングストッパー膜を形成する工程と、
上記エッチングストッパー膜を最上層とする第１の配線
層を形成する工程と、上記第１の配線層上に層間絶縁膜
を形成する工程と、上記エッチングストッパー膜をエッ
チングストッパーとして上記層間絶縁膜をエッチングす
ることにより上記層間絶縁膜中にスルーホールを形成す
る工程と、上記スルーホール底部に露出した上記エッチ
ングストッパー膜を除去する工程と、上記スルーホール
を含む上記第１の配線層上に第２の配線層を形成する工
程と、を備えたものである。
【００１８】この発明の請求項４に係る半導体装置の製
造方法は、第１の配線層が半導体基板上の異なる膜厚を
有する下地上に形成され、上記第１の配線層上に形成さ
れた層間絶縁膜に化学機械研磨を施して上記半導体基板
面を平坦にした後、スルーホールを形成するようにした
ものである。
造方法は、第１の配線層が半導体基板上の異なる膜厚を
有する下地上に形成され、上記第１の配線層上に形成さ
れた層間絶縁膜に化学機械研磨を施して上記半導体基板
面を平坦にした後、スルーホールを形成するようにした
ものである。
【００１９】この発明の請求項５に係る半導体装置の製
造方法は、第１の配線層の最上層がＴｉＮ膜であり、エ
ッチングストッパー膜がプラズマＳｉＮ膜であるように
したものである。
造方法は、第１の配線層の最上層がＴｉＮ膜であり、エ
ッチングストッパー膜がプラズマＳｉＮ膜であるように
したものである。
【００２０】
【発明の実施の形態】実施の形態１．図１および図２は
Ｄ−ＲＡＭあるいはＡＳＩＣ，システムＬＳＩのこの発
明のＡｌ配線工程における多層配線の製造方法を示す工
程断面図である。図に従って順次説明を行う。
Ｄ−ＲＡＭあるいはＡＳＩＣ，システムＬＳＩのこの発
明のＡｌ配線工程における多層配線の製造方法を示す工
程断面図である。図に従って順次説明を行う。
【００２１】まず、図１（ａ）に示すように、半導体基
板上に下敷酸化膜１を形成した後、ピュアＴｉ膜２を５
０オングストローム程度、ＴｉＮ膜３を５００オングス
トローム程度、Ａｌ−Ｃｕ膜４を４０００〜５０００オ
ングストローム程度、およびＡＲＣであるＴｉＮ膜５を
２２０オングストローム程度、からなるアルミ積層配線
膜４ａを枚葉式メタルスパッタ装置で形成する。その
後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉で
Ｓｉ3Ｎ4膜１５、（以下、Ｐ−ＳｉＮと称する）を形成
する。このＰ−ＳｉＮ１５上にアルミ配線形成のための
フォトレジストパターン６を形成する。
板上に下敷酸化膜１を形成した後、ピュアＴｉ膜２を５
０オングストローム程度、ＴｉＮ膜３を５００オングス
トローム程度、Ａｌ−Ｃｕ膜４を４０００〜５０００オ
ングストローム程度、およびＡＲＣであるＴｉＮ膜５を
２２０オングストローム程度、からなるアルミ積層配線
膜４ａを枚葉式メタルスパッタ装置で形成する。その
後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉で
Ｓｉ3Ｎ4膜１５、（以下、Ｐ−ＳｉＮと称する）を形成
する。このＰ−ＳｉＮ１５上にアルミ配線形成のための
フォトレジストパターン６を形成する。
【００２２】次に、図１（ｂ）に示すように、フォトレ
ジストパターン６をマスクとして、酸化膜異方性エッチ
ャによりフッソ系のプラズマドライエッチングを行い、
まずＰ−ＳｉＮ１５をエッチングする。次に、図１
（ｃ）に示すように、続いて、アルミドライエッチャに
よりフォトレジストパターン６をマスクとして、アルミ
積層配線膜４ａを順次ドライエッチングすることにより
下層のアルミ積層配線４ｂを形成する。
ジストパターン６をマスクとして、酸化膜異方性エッチ
ャによりフッソ系のプラズマドライエッチングを行い、
まずＰ−ＳｉＮ１５をエッチングする。次に、図１
（ｃ）に示すように、続いて、アルミドライエッチャに
よりフォトレジストパターン６をマスクとして、アルミ
積層配線膜４ａを順次ドライエッチングすることにより
下層のアルミ積層配線４ｂを形成する。
【００２３】このとき、Ｐ−ＳｉＮ１５はアルミ配線層
４ｂ上にのみ形成されており、フォトレジストパターン
６に比べてアルミ配線形成の際のエッチングにおいて十
分な選択比を確保することができ、アルミ積層配線４ｂ
を設計値どうり形成することができる。次に、図１
（ｄ）に示すように、フォトレジストパターン６を除去
した後、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層
目のＰ−ＴＥＯＳ７を形成し、その後、枚葉式ＳＯＧコ
ーター装置により平坦化のための無機ＳＯＧ膜８を形成
した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用い
て二層目のＰ−ＴＥＯＳ９を形成する。その後、ＴＨ形
成のためのフォトレジストパターン１０を形成する。こ
のとき、Ｐ−ＴＥＯＳ７，９はＢＰ−ＴＥＯＳ膜でも良
い。
４ｂ上にのみ形成されており、フォトレジストパターン
６に比べてアルミ配線形成の際のエッチングにおいて十
分な選択比を確保することができ、アルミ積層配線４ｂ
を設計値どうり形成することができる。次に、図１
（ｄ）に示すように、フォトレジストパターン６を除去
した後、枚葉式プラズマＴＥＯＳ成膜装置を用いて一層
目のＰ−ＴＥＯＳ７を形成し、その後、枚葉式ＳＯＧコ
ーター装置により平坦化のための無機ＳＯＧ膜８を形成
した後、再度、枚葉式プラズマＴＥＯＳ成膜装置を用い
て二層目のＰ−ＴＥＯＳ９を形成する。その後、ＴＨ形
成のためのフォトレジストパターン１０を形成する。こ
のとき、Ｐ−ＴＥＯＳ７，９はＢＰ−ＴＥＯＳ膜でも良
い。
【００２４】次に、図２（ａ）に示すように、フォトレ
ジストパターン１０をマスクとして酸化膜異方性エッチ
ャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−Ｔ
ＥＯＳ９の酸化膜をＰ−ＳｉＮ１５をエッチングストッ
パーとして、ドライエッチングすることによりアルミ積
層配線４ｂへのＴＨを形成する。このとき、通常の酸化
膜ドライエッチング条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8など
のＦを含むフロロカーボンガスと、Ｏ2，ＣＯおよびＣ
Ｏ2などの酸素原子を含む分子ガスと、Ａｒなどの希ガ
スと、の混合ガスを用いて行うのであるが、この場合、
Ｐ−ＳｉＮ１５との選択比を得るために混合ガス中のフ
ロロカーボン系のガスの比率を上げて行う。
ジストパターン１０をマスクとして酸化膜異方性エッチ
ャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ−Ｔ
ＥＯＳ９の酸化膜をＰ−ＳｉＮ１５をエッチングストッ
パーとして、ドライエッチングすることによりアルミ積
層配線４ｂへのＴＨを形成する。このとき、通常の酸化
膜ドライエッチング条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8など
のＦを含むフロロカーボンガスと、Ｏ2，ＣＯおよびＣ
Ｏ2などの酸素原子を含む分子ガスと、Ａｒなどの希ガ
スと、の混合ガスを用いて行うのであるが、この場合、
Ｐ−ＳｉＮ１５との選択比を得るために混合ガス中のフ
ロロカーボン系のガスの比率を上げて行う。
【００２５】次に、図２（ｂ）に示すように、続いて酸
化膜異方性エッチャにより通常の酸化膜ドライエッチン
グ条件よりも酸素分子を含む分子ガスの比率を上げるこ
とによりＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ
１５のエッチングを行う。ＴＨを形成する際に、Ｐ−Ｓ
ｉＮ１５をエッチングストッパーとしてＰ−ＴＥＯＳ
７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチ
ングを行うようにしたので、ＴｉＮ膜５がエッチングさ
れて消失することもなくすべてのＴＨにおいて一様にＴ
ｉＮ膜５を形成することができる。
化膜異方性エッチャにより通常の酸化膜ドライエッチン
グ条件よりも酸素分子を含む分子ガスの比率を上げるこ
とによりＴｉＮ膜５との選択比を保つ条件でＰ−ＳｉＮ
１５のエッチングを行う。ＴＨを形成する際に、Ｐ−Ｓ
ｉＮ１５をエッチングストッパーとしてＰ−ＴＥＯＳ
７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチ
ングを行うようにしたので、ＴｉＮ膜５がエッチングさ
れて消失することもなくすべてのＴＨにおいて一様にＴ
ｉＮ膜５を形成することができる。
【００２６】次に、図２（ｃ）に示すように、フォトレ
ジストパターン１０を除去した後、酸化膜７，８，９を
ドライエッチング時にＴｉＮ膜５の表面に形成されたＴ
ｉＦ等の反応生成物を有機系の剥離液により除去し、水
洗を行う。このとき、ＴｉＮ膜５が消失することがない
ので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃ
ｕ膜４がエッチングされることがない。続いて、枚葉式
のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行い
バリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装
置でタングステン膜（以下、Ｗ−ＣＶＤ膜と称する）１
２を成膜する。
ジストパターン１０を除去した後、酸化膜７，８，９を
ドライエッチング時にＴｉＮ膜５の表面に形成されたＴ
ｉＦ等の反応生成物を有機系の剥離液により除去し、水
洗を行う。このとき、ＴｉＮ膜５が消失することがない
ので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃ
ｕ膜４がエッチングされることがない。続いて、枚葉式
のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行い
バリアメタル１１を形成した後、枚葉式のＷ−ＣＶＤ装
置でタングステン膜（以下、Ｗ−ＣＶＤ膜と称する）１
２を成膜する。
【００２７】次に、図２（ｄ）に示すように、タングス
テン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面エ
ッチバックまたはＣＭＰを施し、ＴＨ内にＷ−ＣＶＤ膜
１２を埋めこんでＷプラグ１２ａを形成する。次に、図
２（ｅ）に示すように、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１
４を順次積層したのち、フォトレジスト（図示なし）パ
ターンをマスクとしてアルミドライエッチャでＴｉＮ膜
１４およびＡｌ−Ｃｕ膜１３をエッチングして上層のア
ルミ配線を形成する。
テン異方性ドライエッチャでＷ−ＣＶＤ膜１２を全面エ
ッチバックまたはＣＭＰを施し、ＴＨ内にＷ−ＣＶＤ膜
１２を埋めこんでＷプラグ１２ａを形成する。次に、図
２（ｅ）に示すように、Ａｌ−Ｃｕ膜１３とＴｉＮ膜１
４を順次積層したのち、フォトレジスト（図示なし）パ
ターンをマスクとしてアルミドライエッチャでＴｉＮ膜
１４およびＡｌ−Ｃｕ膜１３をエッチングして上層のア
ルミ配線を形成する。
【００２８】この様に、Ｐ−ＳｉＮ１５をエッチングス
トッパーとして、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ
−ＴＥＯＳ９の酸化膜のエッチングを行うようにしたの
で、ＴｉＮ膜５が部分的にエッチングされて消失するこ
とがない。したがって、すべてのＴＨにおいて一様にＴ
ｉＮ膜５を形成することができ、Ａｌ−Ｃｕ膜４がむき
だしになることを防止できるので、コロージョンが発生
することもなく、再現性良く良好なＴＨを形成すること
ができ、配線抵抗を一定にできる。
トッパーとして、Ｐ−ＴＥＯＳ７、無機ＳＯＧ膜８、Ｐ
−ＴＥＯＳ９の酸化膜のエッチングを行うようにしたの
で、ＴｉＮ膜５が部分的にエッチングされて消失するこ
とがない。したがって、すべてのＴＨにおいて一様にＴ
ｉＮ膜５を形成することができ、Ａｌ−Ｃｕ膜４がむき
だしになることを防止できるので、コロージョンが発生
することもなく、再現性良く良好なＴＨを形成すること
ができ、配線抵抗を一定にできる。
【００２９】実施の形態２．上記実施の形態１ではＴＨ
内にＷを埋込み、Ｗプラグを形成して上層のアルミ配線
層を形成する場合について説明を行ったが、ここではＷ
プラグを形成せずに、ＴＨ内に直接Ａｌ−Ｃｕを埋込ん
で上層アルミ配線層を形成する場合について説明を行
う。図３はこの発明の実施の形態２の多層配線の製造方
法を示す工程断面図である。
内にＷを埋込み、Ｗプラグを形成して上層のアルミ配線
層を形成する場合について説明を行ったが、ここではＷ
プラグを形成せずに、ＴＨ内に直接Ａｌ−Ｃｕを埋込ん
で上層アルミ配線層を形成する場合について説明を行
う。図３はこの発明の実施の形態２の多層配線の製造方
法を示す工程断面図である。
【００３０】まず、下層アルミ配線層上に酸化膜を形成
し、ＴＨ形成用のフォトレジストを形成する工程までは
実施の形態１の図１（ａ）〜（ｄ）と同様にして行う。
その後、図３（ａ）に示すように、フォトレジスト１０
をマスクとしてバッファードフッ酸を用いてＰ−ＴＥＯ
Ｓ９に等方性エッチングを施す。続いて、実施の形態１
と同様にして、同じフォトレジスト１０をマスクとして
酸化膜異方性エッチャを用いてＰ−ＳｉＮ１５をエッチ
ングストッパーとして、ドライエッチングすることによ
りアルミ積層配線４ｂへのＴＨを形成する。このとき、
ＴＨはいわゆるワイングラス構造となる。
し、ＴＨ形成用のフォトレジストを形成する工程までは
実施の形態１の図１（ａ）〜（ｄ）と同様にして行う。
その後、図３（ａ）に示すように、フォトレジスト１０
をマスクとしてバッファードフッ酸を用いてＰ−ＴＥＯ
Ｓ９に等方性エッチングを施す。続いて、実施の形態１
と同様にして、同じフォトレジスト１０をマスクとして
酸化膜異方性エッチャを用いてＰ−ＳｉＮ１５をエッチ
ングストッパーとして、ドライエッチングすることによ
りアルミ積層配線４ｂへのＴＨを形成する。このとき、
ＴＨはいわゆるワイングラス構造となる。
【００３１】次に、図３（ｂ）に示すように、実施の形
態１と同様にしてＴｉＮ膜５との選択比を保つ条件でＰ
−ＳｉＮ１５のエッチングを行う。ＴＨを形成する際
に、Ｐ−ＳｉＮをエッチングストッパーとしてＰ−ＴＥ
ＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエ
ッチングを行うようにしたので、ＴｉＮ膜５がエッチン
グされて消失することもなくすべてのＴＨにおいて一様
にＴｉＮ膜５を形成することができる。
態１と同様にしてＴｉＮ膜５との選択比を保つ条件でＰ
−ＳｉＮ１５のエッチングを行う。ＴＨを形成する際
に、Ｐ−ＳｉＮをエッチングストッパーとしてＰ−ＴＥ
ＯＳ７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエ
ッチングを行うようにしたので、ＴｉＮ膜５がエッチン
グされて消失することもなくすべてのＴＨにおいて一様
にＴｉＮ膜５を形成することができる。
【００３２】次に、図３（ｃ）に示すように、フォトレ
ジストパターン１０を除去した後、酸化膜７，８，９を
ドライエッチング時にＴｉＮ膜５の表面に形成されたＴ
ｉＦ等の反応生成物を有機系の剥離液により除去し、水
洗を行う。このとき、ＴｉＮ膜５が消失することがない
ので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃ
ｕ膜４がエッチングされることがない。続いて、枚葉式
のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行い
バリアメタル１１を形成し、さらに、Ａｌ−Ｃｕ膜１３
とＴｉＮ膜１４を順次積層して成膜する。このとき、Ｔ
Ｈがワイングラス構造をとることによりＷを埋込む必要
がないので、製造工程を少なくすることができる。
ジストパターン１０を除去した後、酸化膜７，８，９を
ドライエッチング時にＴｉＮ膜５の表面に形成されたＴ
ｉＦ等の反応生成物を有機系の剥離液により除去し、水
洗を行う。このとき、ＴｉＮ膜５が消失することがない
ので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ−Ｃ
ｕ膜４がエッチングされることがない。続いて、枚葉式
のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を行い
バリアメタル１１を形成し、さらに、Ａｌ−Ｃｕ膜１３
とＴｉＮ膜１４を順次積層して成膜する。このとき、Ｔ
Ｈがワイングラス構造をとることによりＷを埋込む必要
がないので、製造工程を少なくすることができる。
【００３３】次に、図３（ｄ）に示すように、フォトレ
ジスト（図示なし）パターンをマスクとしてアルミドラ
イエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエ
ッチングして上層のアルミ配線を形成する。この様に、
配線層を形成すれば、実施の形態１に比べてＷを埋め込
む工程を減らすことができ、製造工程を簡単にすること
ができる。
ジスト（図示なし）パターンをマスクとしてアルミドラ
イエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエ
ッチングして上層のアルミ配線を形成する。この様に、
配線層を形成すれば、実施の形態１に比べてＷを埋め込
む工程を減らすことができ、製造工程を簡単にすること
ができる。
【００３４】実施の形態３．ここでは、深さが異なるＴ
Ｈを同時に形成する方法について説明を行う。図４〜図
６はこの発明の実施の形態３の多層配線の製造方法を示
す工程断面図である。図において、左側は右側に比べて
厚い下地上に積層配線を形成する場合の工程断面図であ
る。
Ｈを同時に形成する方法について説明を行う。図４〜図
６はこの発明の実施の形態３の多層配線の製造方法を示
す工程断面図である。図において、左側は右側に比べて
厚い下地上に積層配線を形成する場合の工程断面図であ
る。
【００３５】まず、図４（ａ）（ａ´）に示すように、
半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ
膜２を５０オングストローム程度、ＴｉＮ膜３を５００
オングストローム程度、Ａｌ−Ｃｕ膜４を４０００〜５
０００オングストローム程度、およびＡＲＣであるＴｉ
Ｎ膜５を２２０オングストローム程度、からなるアルミ
積層配線膜４ａを枚葉式メタルスパッタ装置で形成す
る。
半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ
膜２を５０オングストローム程度、ＴｉＮ膜３を５００
オングストローム程度、Ａｌ−Ｃｕ膜４を４０００〜５
０００オングストローム程度、およびＡＲＣであるＴｉ
Ｎ膜５を２２０オングストローム程度、からなるアルミ
積層配線膜４ａを枚葉式メタルスパッタ装置で形成す
る。
【００３６】このとき、図４（ａ´）は図４（ａ）に比
べて下敷酸化膜１の膜厚が薄くなっている。その後、枚
葉式プラズマ成膜装置またはバッチ式の拡散炉でＰ−Ｓ
ｉＮ１５を形成する。このＰ−ＳｉＮ１５上にアルミ配
線形成のためのフォトレジストパターン６を形成する。
べて下敷酸化膜１の膜厚が薄くなっている。その後、枚
葉式プラズマ成膜装置またはバッチ式の拡散炉でＰ−Ｓ
ｉＮ１５を形成する。このＰ−ＳｉＮ１５上にアルミ配
線形成のためのフォトレジストパターン６を形成する。
【００３７】次に、図４（ｂ）（ｂ´）に示すように、
フォトレジストパターン６をマスクとして、酸化膜異方
性エッチャによりフッソ系のプラズマドライエッチング
を行い、まずＰ−ＳｉＮ１５をエッチングする。次に、
図４（ｃ）（ｃ´）に示すように、続いて、アルミドラ
イエッチャによりフォトレジストパターン６をマスクと
して、アルミ積層配線膜４ａを順次ドライエッチングす
ることにより下層のアルミ積層配線４ｂを形成する。こ
のとき、Ｐ−ＳｉＮ１５はフォトレジストパターン１６
に比べてアルミ配線形成の際のエッチングにおいて十分
な選択比を確保することができ、アルミ積層配線４ｂを
設計値どうり形成することができる。
フォトレジストパターン６をマスクとして、酸化膜異方
性エッチャによりフッソ系のプラズマドライエッチング
を行い、まずＰ−ＳｉＮ１５をエッチングする。次に、
図４（ｃ）（ｃ´）に示すように、続いて、アルミドラ
イエッチャによりフォトレジストパターン６をマスクと
して、アルミ積層配線膜４ａを順次ドライエッチングす
ることにより下層のアルミ積層配線４ｂを形成する。こ
のとき、Ｐ−ＳｉＮ１５はフォトレジストパターン１６
に比べてアルミ配線形成の際のエッチングにおいて十分
な選択比を確保することができ、アルミ積層配線４ｂを
設計値どうり形成することができる。
【００３８】次に、図５（ａ）（ａ´）に示すように、
フォトレジストパターン６を除去した後、枚葉式プラズ
マＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯＳ７を
形成し、その後、枚葉式ＳＯＧコーター装置により平坦
化のための無機ＳＯＧ膜８を形成した後、再度、枚葉式
プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯ
Ｓ９を形成する。このとき、Ｐ−ＴＥＯＳ７，９はＢＰ
−ＴＥＯＳ膜でも良い。
フォトレジストパターン６を除去した後、枚葉式プラズ
マＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯＳ７を
形成し、その後、枚葉式ＳＯＧコーター装置により平坦
化のための無機ＳＯＧ膜８を形成した後、再度、枚葉式
プラズマＴＥＯＳ成膜装置を用いて二層目のＰ−ＴＥＯ
Ｓ９を形成する。このとき、Ｐ−ＴＥＯＳ７，９はＢＰ
−ＴＥＯＳ膜でも良い。
【００３９】次に、図５（ｂ）（ｂ´）に示すように、
ＣＭＰによりウエハ面内の平坦化処理を行う。これによ
り、図５（ｂ）に示すように、下敷酸化膜１の膜厚が厚
い部分ではＰ−ＴＥＯＳ９の膜厚が薄くなり、図５（ｂ
´）に示すように、下敷酸化膜１の膜厚が薄い部分では
Ｐ−ＴＥＯＳ９の膜厚が厚くなる。
ＣＭＰによりウエハ面内の平坦化処理を行う。これによ
り、図５（ｂ）に示すように、下敷酸化膜１の膜厚が厚
い部分ではＰ−ＴＥＯＳ９の膜厚が薄くなり、図５（ｂ
´）に示すように、下敷酸化膜１の膜厚が薄い部分では
Ｐ−ＴＥＯＳ９の膜厚が厚くなる。
【００４０】次に、図５（ｃ）（ｃ´）に示すように、
ＴＨ形成のためのフォトレジストパターン１０を形成
し、フォトレジストパターン１０をマスクとして酸化膜
異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ
膜８、Ｐ−ＴＥＯＳ９の酸化膜をＰ−ＳｉＮ１５をエッ
チングストッパーとして、ドライエッチングすることに
よりアルミ積層配線４ｂへのＴＨを形成する。このと
き、図５（ｃ）に形成されるＴＨの深さは図５（ｃ´）
に形成されるＴＨに比べて浅いものとなっている。
ＴＨ形成のためのフォトレジストパターン１０を形成
し、フォトレジストパターン１０をマスクとして酸化膜
異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、無機ＳＯＧ
膜８、Ｐ−ＴＥＯＳ９の酸化膜をＰ−ＳｉＮ１５をエッ
チングストッパーとして、ドライエッチングすることに
よりアルミ積層配線４ｂへのＴＨを形成する。このと
き、図５（ｃ）に形成されるＴＨの深さは図５（ｃ´）
に形成されるＴＨに比べて浅いものとなっている。
【００４１】このとき、通常の酸化膜ドライエッチング
条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8などのＦを含むフロロカ
ーボンガスと、Ｏ2，ＣＯおよびＣＯ2などの酸素原子を
含む分子ガスと、Ａｒなどの希ガスと、の混合ガスを用
いて行うのであるが、この場合、Ｐ−ＳｉＮ１５との選
択比を得るために混合ガス中のフロロカーボン系のガス
の比率を上げて行う。
条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8などのＦを含むフロロカ
ーボンガスと、Ｏ2，ＣＯおよびＣＯ2などの酸素原子を
含む分子ガスと、Ａｒなどの希ガスと、の混合ガスを用
いて行うのであるが、この場合、Ｐ−ＳｉＮ１５との選
択比を得るために混合ガス中のフロロカーボン系のガス
の比率を上げて行う。
【００４２】Ｐ−ＴＥＯＳ９の膜厚が異なることから形
成するＴＨの深さは当然異なってくる。ＴＨを同時に形
成する場合、浅いＴＨは深いＴＨに比べてＴＨ底部がオ
ーバーエッチングとなるが、Ｐ−ＳｉＮ１５をエッチン
グストッパーとしてエッチングをおこなっているため
に、ＴｉＮ膜５がエッチングされることを防止できる。
成するＴＨの深さは当然異なってくる。ＴＨを同時に形
成する場合、浅いＴＨは深いＴＨに比べてＴＨ底部がオ
ーバーエッチングとなるが、Ｐ−ＳｉＮ１５をエッチン
グストッパーとしてエッチングをおこなっているため
に、ＴｉＮ膜５がエッチングされることを防止できる。
【００４３】次に、図６（ａ）（ａ´）に示すように、
続いて酸化膜異方性エッチャにより通常の酸化膜ドライ
エッチング条件よりも酸素分子を含む分子ガスの比率を
上げることによりＴｉＮ膜５との選択比を保つ条件でＰ
−ＳｉＮ１５のエッチングを行う。
続いて酸化膜異方性エッチャにより通常の酸化膜ドライ
エッチング条件よりも酸素分子を含む分子ガスの比率を
上げることによりＴｉＮ膜５との選択比を保つ条件でＰ
−ＳｉＮ１５のエッチングを行う。
【００４４】次に、図６（ｂ）（ｂ´）に示すように、
フォトレジストパターン１０を除去した後、酸化膜７，
８，９をドライエッチング時にＴｉＮ膜５の表面に形成
されたＴｉＦ等の反応生成物を有機系の剥離液により除
去し、水洗を行う。このとき、ＴｉＮ膜５が消失してい
ないので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ
−Ｃｕ膜４がエッチングされることがない。続いて、枚
葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を
行いバリアメタル１１を形成した後、枚葉式のＷ−ＣＶ
Ｄ装置でＷ−ＣＶＤ膜１２を成膜する。
フォトレジストパターン１０を除去した後、酸化膜７，
８，９をドライエッチング時にＴｉＮ膜５の表面に形成
されたＴｉＦ等の反応生成物を有機系の剥離液により除
去し、水洗を行う。このとき、ＴｉＮ膜５が消失してい
ないので、Ａｌ−Ｃｕ膜４が露出することがなく、Ａｌ
−Ｃｕ膜４がエッチングされることがない。続いて、枚
葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続処理を
行いバリアメタル１１を形成した後、枚葉式のＷ−ＣＶ
Ｄ装置でＷ−ＣＶＤ膜１２を成膜する。
【００４５】次に、図６（ｃ）（ｃ´）に示すように、
タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２
を全面エッチバックまたはＣＭＰを施し、ＴＨ内にＷ−
ＣＶＤ膜１２を埋めこんでＷプラグ１２ａを形成する。
このときバリアメタル１１とは選択的にエッチングを行
う。次に、図６（ｄ）（ｄ´）に示すように、Ａｌ−Ｃ
ｕ膜１３とＴｉＮ膜１４を順次積層したのち、フォトレ
ジスト（図示なし）パターンをマスクとしてアルミドラ
イエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエ
ッチングして上層のアルミ配線を形成する。
タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２
を全面エッチバックまたはＣＭＰを施し、ＴＨ内にＷ−
ＣＶＤ膜１２を埋めこんでＷプラグ１２ａを形成する。
このときバリアメタル１１とは選択的にエッチングを行
う。次に、図６（ｄ）（ｄ´）に示すように、Ａｌ−Ｃ
ｕ膜１３とＴｉＮ膜１４を順次積層したのち、フォトレ
ジスト（図示なし）パターンをマスクとしてアルミドラ
イエッチャでＴｉＮ膜１４およびＡｌ−Ｃｕ膜１３をエ
ッチングして上層のアルミ配線を形成する。
【００４６】この様にすれば、配線層を形成する際に、
ＴＨの深さに拘らず、ウエハ内のいずれの場所にでも同
時に再現性良く良好なＴＨを形成することができ、配線
抵抗を一定にできる。
ＴＨの深さに拘らず、ウエハ内のいずれの場所にでも同
時に再現性良く良好なＴＨを形成することができ、配線
抵抗を一定にできる。
【００４７】実施の形態４．上記実施の形態１，２，３
では配線層が２層の場合について説明を行ったが、ここ
では配線層が３層の場合について説明を行う。図７〜１
１はこの発明の実施の形態４の多層配線の製造方法を示
す工程断面図である。右側は配線層が３層積層されてい
る場合であり、左側は配線層が２層目をとばして１層と
３層とを接続する場合の工程断面図である。
では配線層が２層の場合について説明を行ったが、ここ
では配線層が３層の場合について説明を行う。図７〜１
１はこの発明の実施の形態４の多層配線の製造方法を示
す工程断面図である。右側は配線層が３層積層されてい
る場合であり、左側は配線層が２層目をとばして１層と
３層とを接続する場合の工程断面図である。
【００４８】まず、図７（ａ）（ａ´）に示すように、
半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ
膜２を５０オングストローム程度、ＴｉＮ膜３を５００
オングストローム程度、Ａｌ−Ｃｕ膜４を４０００〜５
０００オングストローム程度、およびＡＲＣであるＴｉ
Ｎ膜５を２２０オングストローム程度、からなるアルミ
積層配線膜４ａを枚葉式メタルスパッタ装置で形成す
る。その後、枚葉式プラズマ成膜装置またはバッチ式の
拡散炉でＰ−ＳｉＮ１５を形成する。このＰ−ＳｉＮ１
５上にアルミ配線形成のためのフォトレジストパターン
６を形成する。
半導体基板上に下敷酸化膜１を形成した後、ピュアＴｉ
膜２を５０オングストローム程度、ＴｉＮ膜３を５００
オングストローム程度、Ａｌ−Ｃｕ膜４を４０００〜５
０００オングストローム程度、およびＡＲＣであるＴｉ
Ｎ膜５を２２０オングストローム程度、からなるアルミ
積層配線膜４ａを枚葉式メタルスパッタ装置で形成す
る。その後、枚葉式プラズマ成膜装置またはバッチ式の
拡散炉でＰ−ＳｉＮ１５を形成する。このＰ−ＳｉＮ１
５上にアルミ配線形成のためのフォトレジストパターン
６を形成する。
【００４９】次に、図７（ｂ）（ｂ´）に示すように、
フォトレジストパターン６をマスクとして、酸化膜異方
性エッチャによりフッソ系のプラズマドライエッチング
を行い、まずＰ−ＳｉＮ１５をエッチングする。次に、
図７（ｃ）（ｃ´）に示すように、続いて、アルミドラ
イエッチャによりフォトレジストパターン６をマスクと
して、アルミ積層配線膜４ａを順次ドライエッチングす
ることにより第１のアルミ積層配線４ｂを形成する。
フォトレジストパターン６をマスクとして、酸化膜異方
性エッチャによりフッソ系のプラズマドライエッチング
を行い、まずＰ−ＳｉＮ１５をエッチングする。次に、
図７（ｃ）（ｃ´）に示すように、続いて、アルミドラ
イエッチャによりフォトレジストパターン６をマスクと
して、アルミ積層配線膜４ａを順次ドライエッチングす
ることにより第１のアルミ積層配線４ｂを形成する。
【００５０】このとき、Ｐ−ＳｉＮ１５はフォトレジス
トパターン６に比べてアルミ配線形成の際のエッチング
において十分な選択比を確保することができ、アルミ積
層配線４ｂを設計値どうり形成することができる。次
に、図７（ｄ）（ｄ´）に示すように、フォトレジスト
パターン６を除去した後、枚葉式プラズマＴＥＯＳ成膜
装置を用いて一層目のＰ−ＴＥＯＳ７を形成し、その
後、枚葉式ＳＯＧコーター装置により平坦化のための無
機ＳＯＧ膜８を形成した後、再度、枚葉式プラズマＴＥ
ＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９を形成す
る。このとき、Ｐ−ＴＥＯＳ７，９はＢＰ−ＴＥＯＳ膜
でも良い。
トパターン６に比べてアルミ配線形成の際のエッチング
において十分な選択比を確保することができ、アルミ積
層配線４ｂを設計値どうり形成することができる。次
に、図７（ｄ）（ｄ´）に示すように、フォトレジスト
パターン６を除去した後、枚葉式プラズマＴＥＯＳ成膜
装置を用いて一層目のＰ−ＴＥＯＳ７を形成し、その
後、枚葉式ＳＯＧコーター装置により平坦化のための無
機ＳＯＧ膜８を形成した後、再度、枚葉式プラズマＴＥ
ＯＳ成膜装置を用いて二層目のＰ−ＴＥＯＳ９を形成す
る。このとき、Ｐ−ＴＥＯＳ７，９はＢＰ−ＴＥＯＳ膜
でも良い。
【００５１】次に、図８（ａ´）に示すように、ＴＨ形
成のためのフォトレジストパターン１０を形成する。こ
のとき、図８（ａ）に示した部分では、２層目のアルミ
配線層と接続しないので、ＴＨを形成する必要がなく、
レジストにパターンは形成されない。図８（ａ´）に示
した部分では、フォトレジストパターン１０をマスクと
して酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、
無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜をＰ−ＳｉＮ
１５をエッチングストッパーとして、ドライエッチング
することによりアルミ積層配線４ｂへのＴＨを形成す
る。
成のためのフォトレジストパターン１０を形成する。こ
のとき、図８（ａ）に示した部分では、２層目のアルミ
配線層と接続しないので、ＴＨを形成する必要がなく、
レジストにパターンは形成されない。図８（ａ´）に示
した部分では、フォトレジストパターン１０をマスクと
して酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ７、
無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜をＰ−ＳｉＮ
１５をエッチングストッパーとして、ドライエッチング
することによりアルミ積層配線４ｂへのＴＨを形成す
る。
【００５２】このとき、通常の酸化膜ドライエッチング
条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8などのＦを含むフロロカ
ーボンガスと、Ｏ2，ＣＯおよびＣＯ2などの酸素原子を
含む分子ガスと、Ａｒなどの希ガスと、の混合ガスを用
いて行うのであるが、この場合、Ｐ−ＳｉＮ１５との選
択比を得るために混合ガス中のフロロカーボン系のガス
の比率を上げて行う。
条件はＣＨＦ3，ＣＦ4，Ｃ4Ｆ8などのＦを含むフロロカ
ーボンガスと、Ｏ2，ＣＯおよびＣＯ2などの酸素原子を
含む分子ガスと、Ａｒなどの希ガスと、の混合ガスを用
いて行うのであるが、この場合、Ｐ−ＳｉＮ１５との選
択比を得るために混合ガス中のフロロカーボン系のガス
の比率を上げて行う。
【００５３】次に、図８（ｂ´）に示すように、続いて
酸化膜異方性エッチャにより通常の酸化膜ドライエッチ
ング条件よりも酸素分子を含む分子ガスの比率を上げる
ことによりＴｉＮ膜５との選択比を保つ条件でＰ−Ｓｉ
Ｎ１５のエッチングを行う。ＴＨを形成する際に、Ｐ−
ＳｉＮ１５をエッチングストッパーとしてＰ−ＴＥＯＳ
７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチ
ングを行うようにしたので、ＴｉＮ膜５がエッチングさ
れて消失することもなくすべてのＴＨにおいて一様にＴ
ｉＮ膜５を形成することができる。
酸化膜異方性エッチャにより通常の酸化膜ドライエッチ
ング条件よりも酸素分子を含む分子ガスの比率を上げる
ことによりＴｉＮ膜５との選択比を保つ条件でＰ−Ｓｉ
Ｎ１５のエッチングを行う。ＴＨを形成する際に、Ｐ−
ＳｉＮ１５をエッチングストッパーとしてＰ−ＴＥＯＳ
７、無機ＳＯＧ膜８、Ｐ−ＴＥＯＳ９の酸化膜のエッチ
ングを行うようにしたので、ＴｉＮ膜５がエッチングさ
れて消失することもなくすべてのＴＨにおいて一様にＴ
ｉＮ膜５を形成することができる。
【００５４】次に、図８（ｃ）（ｃ´）に示すように、
フォトレジストパターン１０を除去した後、図８（ｃ
´）に示した部分の酸化膜７，８，９をドライエッチン
グ時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生
成物を有機系の剥離液により除去し、水洗を行う。この
とき、ＴｉＮ膜５が消失することがないので、Ａｌ−Ｃ
ｕ膜４が露出することがなく、Ａｌ−Ｃｕ膜４がエッチ
ングされることがない。続いて、枚葉式のスパッタ装置
でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１
１を形成した後、枚葉式のＷ−ＣＶＤ装置でＷ−ＣＶＤ
膜１２を成膜する。
フォトレジストパターン１０を除去した後、図８（ｃ
´）に示した部分の酸化膜７，８，９をドライエッチン
グ時にＴｉＮ膜５の表面に形成されたＴｉＦ等の反応生
成物を有機系の剥離液により除去し、水洗を行う。この
とき、ＴｉＮ膜５が消失することがないので、Ａｌ−Ｃ
ｕ膜４が露出することがなく、Ａｌ−Ｃｕ膜４がエッチ
ングされることがない。続いて、枚葉式のスパッタ装置
でＴｉ膜とＴｉＮ膜とを連続処理を行いバリアメタル１
１を形成した後、枚葉式のＷ−ＣＶＤ装置でＷ−ＣＶＤ
膜１２を成膜する。
【００５５】次に、図８（ｄ）（ｄ´）に示すように、
タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２
を全面エッチバックまたはＣＭＰを施す。このとき、図
８（ｄ´）ではＴＨ内にＷ−ＣＶＤ膜１２を埋めこんで
Ｗプラグ１２ａを形成する。また、図８（ｄ）ではＴＨ
は形成されていないので、バリアメタル１１上のＷ−Ｃ
ＶＤ膜１２は除去される。
タングステン異方性ドライエッチャでＷ−ＣＶＤ膜１２
を全面エッチバックまたはＣＭＰを施す。このとき、図
８（ｄ´）ではＴＨ内にＷ−ＣＶＤ膜１２を埋めこんで
Ｗプラグ１２ａを形成する。また、図８（ｄ）ではＴＨ
は形成されていないので、バリアメタル１１上のＷ−Ｃ
ＶＤ膜１２は除去される。
【００５６】次に、図９（ａ）（ａ´）に示すように、
Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層したのち、
枚葉式プラズマ成膜装置でＰ−ＳｉＮ１６を形成する。
次に、図９（ｂ´）に示すように、２層目のアルミ配線
層用のフォトレジストパターン１７を形成する。次に、
図９（ｃ´）に示すように、フォトレジストパターン１
７をマスクとしてＰ−ＳｉＮ１６をドライエッチング
後、アルミドライエッチャでＴｉＮ膜１４およびＡｌ−
Ｃｕ膜１３をエッチングして２層目ののアルミ配線層１
８を形成する。このとき、図９（ｃ）ではフォトレジス
トパターン１７が存在しないために、Ｐ−ＴＥＯＳ９上
の膜はすべてエッチングされてなくなってしまう。
Ａｌ−Ｃｕ膜１３とＴｉＮ膜１４を順次積層したのち、
枚葉式プラズマ成膜装置でＰ−ＳｉＮ１６を形成する。
次に、図９（ｂ´）に示すように、２層目のアルミ配線
層用のフォトレジストパターン１７を形成する。次に、
図９（ｃ´）に示すように、フォトレジストパターン１
７をマスクとしてＰ−ＳｉＮ１６をドライエッチング
後、アルミドライエッチャでＴｉＮ膜１４およびＡｌ−
Ｃｕ膜１３をエッチングして２層目ののアルミ配線層１
８を形成する。このとき、図９（ｃ）ではフォトレジス
トパターン１７が存在しないために、Ｐ−ＴＥＯＳ９上
の膜はすべてエッチングされてなくなってしまう。
【００５７】次に、図１０（ａ）（ａ´）に示すよう
に、フォトレジストパターン１７を除去した後、枚葉式
プラズマＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯ
Ｓ７ａを形成し、その後、枚葉式ＳＯＧコーター装置に
より平坦化のための無機ＳＯＧ膜８ａを形成した後、再
度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目の
Ｐ−ＴＥＯＳ９ａを形成する。このとき、Ｐ−ＴＥＯＳ
７ａ，９ａはＢＰ−ＴＥＯＳ膜でも良い。ＴＨ形成のた
めのフォトレジストパターン１９を形成する。
に、フォトレジストパターン１７を除去した後、枚葉式
プラズマＴＥＯＳ成膜装置を用いて一層目のＰ−ＴＥＯ
Ｓ７ａを形成し、その後、枚葉式ＳＯＧコーター装置に
より平坦化のための無機ＳＯＧ膜８ａを形成した後、再
度、枚葉式プラズマＴＥＯＳ成膜装置を用いて二層目の
Ｐ−ＴＥＯＳ９ａを形成する。このとき、Ｐ−ＴＥＯＳ
７ａ，９ａはＢＰ−ＴＥＯＳ膜でも良い。ＴＨ形成のた
めのフォトレジストパターン１９を形成する。
【００５８】次に、図１０（ｂ）（ｂ´）に示すよう
に、図１０（ｂ´）では、２層目のアルミ配線層１８と
３層目のアルミ配線層との接続のために、図１０（ｂ）
では１層目のアルミ配線層４ｂと３層目のアルミ配線層
との接続のために、フォトレジストパターン１９をマス
クとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ
７ａ、無機ＳＯＧ膜８ａ、Ｐ−ＴＥＯＳ９ａの酸化膜を
Ｐ−ＳｉＮ１５，１６をエッチングストッパーとして、
ドライエッチングすることによりアルミ積層配線４ｂ，
１８へのＴＨを形成する。
に、図１０（ｂ´）では、２層目のアルミ配線層１８と
３層目のアルミ配線層との接続のために、図１０（ｂ）
では１層目のアルミ配線層４ｂと３層目のアルミ配線層
との接続のために、フォトレジストパターン１９をマス
クとして酸化膜異方性エッチャを用いて、Ｐ−ＴＥＯＳ
７ａ、無機ＳＯＧ膜８ａ、Ｐ−ＴＥＯＳ９ａの酸化膜を
Ｐ−ＳｉＮ１５，１６をエッチングストッパーとして、
ドライエッチングすることによりアルミ積層配線４ｂ，
１８へのＴＨを形成する。
【００５９】次に、図１０（ｃ）（ｃ´）に示すよう
に、続いて酸化膜異方性エッチャにより通常の酸化膜ド
ライエッチング条件よりも酸素分子を含む分子ガスの比
率を上げることによりＴｉＮ膜５との選択比を保つ条件
でＰ−ＳｉＮ１５，１６のエッチングを行う。その後、
フォトレジストパターン１９を除去し、酸化膜７ａ，８
ａ，９ａをドライエッチング時にＴｉＮ膜５，１４の表
面に形成されたＴｉＦ等の反応生成物を有機系の剥離液
により除去し、水洗を行う。
に、続いて酸化膜異方性エッチャにより通常の酸化膜ド
ライエッチング条件よりも酸素分子を含む分子ガスの比
率を上げることによりＴｉＮ膜５との選択比を保つ条件
でＰ−ＳｉＮ１５，１６のエッチングを行う。その後、
フォトレジストパターン１９を除去し、酸化膜７ａ，８
ａ，９ａをドライエッチング時にＴｉＮ膜５，１４の表
面に形成されたＴｉＦ等の反応生成物を有機系の剥離液
により除去し、水洗を行う。
【００６０】ＴＨを形成する際に、Ｐ−ＳｉＮ１５，１
６をエッチングストッパーとしてＰ−ＴＥＯＳ７ａ、無
機ＳＯＧ膜８ａ、Ｐ−ＴＥＯＳ９ａの酸化膜のエッチン
グを行うようにしたので、ＴｉＮ膜５，１４がエッチン
グされて消失することもなくすべてのＴＨにおいて一様
にＴｉＮ膜５，１４を形成することができる。
６をエッチングストッパーとしてＰ−ＴＥＯＳ７ａ、無
機ＳＯＧ膜８ａ、Ｐ−ＴＥＯＳ９ａの酸化膜のエッチン
グを行うようにしたので、ＴｉＮ膜５，１４がエッチン
グされて消失することもなくすべてのＴＨにおいて一様
にＴｉＮ膜５，１４を形成することができる。
【００６１】次に、図１１（ａ）（ａ´）に示すよう
に、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続
処理を行いバリアメタル１１ａを形成した後、枚葉式の
Ｗ−ＣＶＤ装置でＷ−ＣＶＤ膜を成膜し、タングステン
異方性ドライエッチャでＷ−ＣＶＤ膜を全面エッチバッ
クまたはＣＭＰを施し、ＴＨ内にＷ−ＣＶＤ膜を埋めこ
んでＷプラグ１２ｂを形成する。その後、Ａｌ−Ｃｕ膜
１３ａとＴｉＮ膜１４ａを順次積層したのち、３層目の
アルミ配線層用のフォトレジストパターン２０を形成す
る。
に、枚葉式のスパッタ装置でＴｉ膜とＴｉＮ膜とを連続
処理を行いバリアメタル１１ａを形成した後、枚葉式の
Ｗ−ＣＶＤ装置でＷ−ＣＶＤ膜を成膜し、タングステン
異方性ドライエッチャでＷ−ＣＶＤ膜を全面エッチバッ
クまたはＣＭＰを施し、ＴＨ内にＷ−ＣＶＤ膜を埋めこ
んでＷプラグ１２ｂを形成する。その後、Ａｌ−Ｃｕ膜
１３ａとＴｉＮ膜１４ａを順次積層したのち、３層目の
アルミ配線層用のフォトレジストパターン２０を形成す
る。
【００６２】次に、図１１（ｂ）（ｂ´）に示すよう
に、フォトレジストパターン２０をマスクとしてアルミ
ドライエッチャでＴｉＮ膜１４ａおよびＡｌ−Ｃｕ膜１
３ａをエッチングして３層目のアルミ配線層を形成す
る。
に、フォトレジストパターン２０をマスクとしてアルミ
ドライエッチャでＴｉＮ膜１４ａおよびＡｌ−Ｃｕ膜１
３ａをエッチングして３層目のアルミ配線層を形成す
る。
【００６３】この様に、Ｐ−ＳｉＮ１５，１６をエッチ
ングストッパーとして、Ｐ−ＴＥＯＳ７，７ａ、無機Ｓ
ＯＧ膜８，８ａ、Ｐ−ＴＥＯＳ９，９ａの酸化膜のエッ
チングを行うようにしたので、ＴｉＮ膜５，１４が部分
的にエッチングされて消失することがなく、深さの異な
るＴＨを同時に、良好に形成することができる。したが
って、多層配線を用いるデバイスにおいて、配線層をと
ばして接続する場合においても再現性良く良好なＴＨを
形成することができ、配線抵抗を一定にできる。
ングストッパーとして、Ｐ−ＴＥＯＳ７，７ａ、無機Ｓ
ＯＧ膜８，８ａ、Ｐ−ＴＥＯＳ９，９ａの酸化膜のエッ
チングを行うようにしたので、ＴｉＮ膜５，１４が部分
的にエッチングされて消失することがなく、深さの異な
るＴＨを同時に、良好に形成することができる。したが
って、多層配線を用いるデバイスにおいて、配線層をと
ばして接続する場合においても再現性良く良好なＴＨを
形成することができ、配線抵抗を一定にできる。
【００６４】
【発明の効果】以上のようにこの発明によれば、第１の
配線層上にのみスルーホール形成のためのエッチングス
トッパー膜を備えるようにしたので、良好な配線層がパ
ターニングできるとともに、スルーホール形成時に配線
層の一部がエッチングされることなく、再現性良く良好
なスルーホールを形成することができ、配線抵抗を一定
にできる。さらに、３層以上の多層配線層の場合に、配
線層をとばしてスルーホールを形成する際にも容易に形
成することができる。
配線層上にのみスルーホール形成のためのエッチングス
トッパー膜を備えるようにしたので、良好な配線層がパ
ターニングできるとともに、スルーホール形成時に配線
層の一部がエッチングされることなく、再現性良く良好
なスルーホールを形成することができ、配線抵抗を一定
にできる。さらに、３層以上の多層配線層の場合に、配
線層をとばしてスルーホールを形成する際にも容易に形
成することができる。
【００６５】また、第１の配線層がＡｌ膜とＴｉＮ膜と
を順次積層した膜であり、スルーホール形成のためのエ
ッチングストッパー膜がプラズマＳｉＮ膜であり、上記
ＴｉＮ膜直上にのみプラズマＳｉＮ膜を備えるようにし
たので、スルーホールの形成の際に、プラズマＳｉＮ膜
によりＴｉＮ膜を保護することができ、スルーホールの
形成の際にＴｉＮ膜を再現性良く一様に形成することが
できる。
を順次積層した膜であり、スルーホール形成のためのエ
ッチングストッパー膜がプラズマＳｉＮ膜であり、上記
ＴｉＮ膜直上にのみプラズマＳｉＮ膜を備えるようにし
たので、スルーホールの形成の際に、プラズマＳｉＮ膜
によりＴｉＮ膜を保護することができ、スルーホールの
形成の際にＴｉＮ膜を再現性良く一様に形成することが
できる。
【００６６】また、半導体基板上に第１の配線層用の膜
を形成する工程と、上記第１の配線層用の膜上にスルー
ホール形成のためのエッチングストッパー膜を形成する
工程と、上記エッチングストッパー膜を最上層とする第
１の配線層を形成する工程と、上記第１の配線層上に層
間絶縁膜を形成する工程と、上記エッチングストッパー
膜をエッチングストッパーとして上記層間絶縁膜をエッ
チングすることにより上記層間絶縁膜中にスルーホール
を形成する工程と、上記スルーホール底部に露出した上
記エッチングストッパー膜を除去する工程と、上記スル
ーホールを含む上記第１の配線層上に第２の配線層を形
成する工程と、を備えるようにしたので、安定して再現
性良くスルーホールを形成することができ、良好な多層
配線を有する半導体装置の製造方法を得ることができ
る。
を形成する工程と、上記第１の配線層用の膜上にスルー
ホール形成のためのエッチングストッパー膜を形成する
工程と、上記エッチングストッパー膜を最上層とする第
１の配線層を形成する工程と、上記第１の配線層上に層
間絶縁膜を形成する工程と、上記エッチングストッパー
膜をエッチングストッパーとして上記層間絶縁膜をエッ
チングすることにより上記層間絶縁膜中にスルーホール
を形成する工程と、上記スルーホール底部に露出した上
記エッチングストッパー膜を除去する工程と、上記スル
ーホールを含む上記第１の配線層上に第２の配線層を形
成する工程と、を備えるようにしたので、安定して再現
性良くスルーホールを形成することができ、良好な多層
配線を有する半導体装置の製造方法を得ることができ
る。
【００６７】また、第１の配線層が半導体基板上の異な
る膜厚を有する下地上に形成され、上記第１の配線層上
に形成された層間絶縁膜に化学機械研磨を施して上記半
導体基板面を平坦にした後、スルーホールを形成するよ
うにしたので、異なった深さのスルーホールを同時に良
好に形成することができる。
る膜厚を有する下地上に形成され、上記第１の配線層上
に形成された層間絶縁膜に化学機械研磨を施して上記半
導体基板面を平坦にした後、スルーホールを形成するよ
うにしたので、異なった深さのスルーホールを同時に良
好に形成することができる。
【００６８】また、第１の配線層の最上層がＴｉＮ膜で
あり、エッチングストッパー膜がプラズマＳｉＮ膜であ
るようにしたので、スルーホールの形成の際に、プラズ
マＳｉＮ膜によりＴｉＮ膜を保護することができ、Ｔｉ
Ｎ膜を再現性良く一様に形成することができる。
あり、エッチングストッパー膜がプラズマＳｉＮ膜であ
るようにしたので、スルーホールの形成の際に、プラズ
マＳｉＮ膜によりＴｉＮ膜を保護することができ、Ｔｉ
Ｎ膜を再現性良く一様に形成することができる。
【図１】 この発明の実施の形態１の多層配線の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図２】 この発明の実施の形態１の多層配線の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図３】 この発明の実施の形態２の多層配線の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図４】 この発明の実施の形態３の多層配線の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図５】 この発明の実施の形態３の多層配線の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図６】 この発明の実施の形態３の多層配線の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図７】 この発明の実施の形態４の多層配線の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図８】 この発明の実施の形態４の多層配線の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図９】 この発明の実施の形態４の多層配線の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図１０】 この発明の実施の形態４の多層配線の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図１１】 この発明の実施の形態４の多層配線の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図１２】 従来の多層配線の製造方法を示す工程断面
図である。
図である。
【図１３】 従来の多層配線の製造方法を示す工程断面
図である。
図である。
１ 下敷き酸化膜、２ Ｔｉ膜、３ ＴｉＮ膜、４，１
３，１３ａ Ａｌ−Ｃｕ膜、４ａ アルミ積層配線膜、
４ｂ，１８ アルミ積層配線、５，１４，１４ａ Ｔｉ
Ｎ膜、７，７ａ，９，９ａ Ｐ−ＴＥＯＳ、８，８ａ
無機ＳＯＧ膜、１１，１１ａ バリアメタル、１２ Ｗ
−ＣＶＤ膜、１２ａ，１２ｂ Ｗプラグ、１５ Ｐ−Ｓ
ｉＮ。
３，１３ａ Ａｌ−Ｃｕ膜、４ａ アルミ積層配線膜、
４ｂ，１８ アルミ積層配線、５，１４，１４ａ Ｔｉ
Ｎ膜、７，７ａ，９，９ａ Ｐ−ＴＥＯＳ、８，８ａ
無機ＳＯＧ膜、１１，１１ａ バリアメタル、１２ Ｗ
−ＣＶＤ膜、１２ａ，１２ｂ Ｗプラグ、１５ Ｐ−Ｓ
ｉＮ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 BB18 DA00 DA01 DA16 DA23 DA26 DB00 DB03 DB07 DB08 DB09 DB10 DB16 EA10 5F033 HH09 HH18 HH33 JJ18 JJ19 JJ33 KK09 KK18 KK33 MM08 MM13 MM15 NN06 NN07 NN32 PP06 PP15 QQ08 QQ09 QQ12 QQ16 QQ19 QQ22 QQ25 QQ28 QQ31 QQ37 QQ39 QQ48 QQ92 QQ95 RR04 RR06 RR09 SS04 SS15 SS21 XX01 XX09 XX10 XX18
Claims (5)
- 【請求項１】 半導体基板上に第１の配線層を備え、上
記第１の配線層上に第２の配線層を備え、上記第１の配
線層と第２の配線層とがスルーホールを介して接続され
ている半導体装置において、 上記第１の配線層上にのみ上記スルーホール形成のため
のエッチングストッパー膜を備えることを特徴とする半
導体装置。 - 【請求項２】 第１の配線層がＡｌ膜とＴｉＮ膜とを順
次積層した膜であり、スルーホール形成のためのエッチ
ングストッパー膜がプラズマＳｉＮ膜であり、上記Ｔｉ
Ｎ膜直上にのみプラズマＳｉＮ膜を備えることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 半導体基板上に第１の配線層用の膜を形
成する工程と、上記第１の配線層用の膜上にスルーホー
ル形成のためのエッチングストッパー膜を形成する工程
と、上記エッチングストッパー膜を最上層とする第１の
配線層を形成する工程と、上記第１の配線層上に層間絶
縁膜を形成する工程と、上記エッチングストッパー膜を
エッチングストッパーとして上記層間絶縁膜をエッチン
グすることにより上記層間絶縁膜中にスルーホールを形
成する工程と、上記スルーホール底部に露出した上記エ
ッチングストッパー膜を除去する工程と、上記スルーホ
ールを含む上記第１の配線層上に第２の配線層を形成す
る工程と、を備えた半導体装置の製造方法。 - 【請求項４】 第１の配線層が半導体基板上の異なる膜
厚を有する下地上に形成され、上記第１の配線層上に形
成された層間絶縁膜に化学機械研磨を施して上記半導体
基板面を平坦にした後、スルーホールを形成するように
したことを特徴とする請求項３に記載の半導体装置の製
造方法。 - 【請求項５】 第１の配線層の最上層がＴｉＮ膜であ
り、エッチングストッパー膜がプラズマＳｉＮ膜である
ことを特徴とする請求項３または４に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03804999A JP4201421B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP03804999A JP4201421B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000235973A true JP2000235973A (ja) | 2000-08-29 |
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Family
ID=12514678
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP4201421B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286384A (ja) * | 1999-03-29 | 2000-10-13 | Isei Denshi Kofun Yugenkoshi | 唯一グラフィックインターフェイス参考電圧ピンを有するチップセット |
| JP2004304068A (ja) * | 2003-03-31 | 2004-10-28 | Denso Corp | 半導体装置及びその製造方法 |
| US6974778B2 (en) | 2001-10-11 | 2005-12-13 | Rohm Co., Ltd. | Semiconductor device manufactured with auxillary mask and method for producing the same |
| JP2006147846A (ja) * | 2004-11-19 | 2006-06-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2006191036A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | 半導体素子及びその形成方法 |
| JP2008503073A (ja) * | 2004-06-18 | 2008-01-31 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層構造の製造方法 |
| KR100900773B1 (ko) | 2006-11-06 | 2009-06-02 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 제조방법 |
| US7646096B2 (en) | 2004-09-29 | 2010-01-12 | Nec Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2010062578A (ja) * | 2009-10-28 | 2010-03-18 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1999
- 1999-02-17 JP JP03804999A patent/JP4201421B2/ja not_active Expired - Fee Related
Cited By (15)
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|---|---|---|---|---|
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| US7241634B2 (en) | 2001-10-11 | 2007-07-10 | Rohm Co., Ltd. | Semiconductor device and method for producing the same |
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| JP2008503073A (ja) * | 2004-06-18 | 2008-01-31 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層構造の製造方法 |
| US7795135B2 (en) | 2004-06-18 | 2010-09-14 | Infineon Technologies Ag | Method for producing a layer arrangement |
| US7646096B2 (en) | 2004-09-29 | 2010-01-12 | Nec Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2006147846A (ja) * | 2004-11-19 | 2006-06-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4583892B2 (ja) * | 2004-11-19 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2006191036A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | 半導体素子及びその形成方法 |
| US8310026B2 (en) | 2004-12-30 | 2012-11-13 | Magnachip Semiconductor, Ltd. | Semiconductor device and method for fabricating the same |
| KR100900773B1 (ko) | 2006-11-06 | 2009-06-02 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 제조방법 |
| JP2010062578A (ja) * | 2009-10-28 | 2010-03-18 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4627335B2 (ja) * | 2009-10-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| A621 | Written request for application examination |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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