JP2002319617A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 デュアルダマシンプロセスを用いて形成した
配線層において、配線間隔を低減することなく、配線溝
及びビアホール内の埋め込み特性を容易に向上させる。 【解決手段】 第１の配線層２上を覆う層間絶縁膜１５
をシリコン酸化膜１５ｂ／シリコン窒化膜１５ａで構成
して、層間絶縁膜１５上に反射防止膜２３を形成し、シ
リコン窒化膜１５ａをエッチングストッパとしてビアホ
ール１６をエッチング開口し、配線溝１７を開口した
後、反射防止膜２３とビアホール１６底のシリコン窒化
膜１５ａを同時除去する際、配線溝１７上部をエッチン
グすることなく配線溝１７底に至るビアホール１６上部
をエッチングしてテーパ形状にし、第２の配線層２０の
埋め込み時にオーバーハング状態になるのを抑制してボ
イドの発生を防止する。
配線層において、配線間隔を低減することなく、配線溝
及びビアホール内の埋め込み特性を容易に向上させる。 【解決手段】 第１の配線層２上を覆う層間絶縁膜１５
をシリコン酸化膜１５ｂ／シリコン窒化膜１５ａで構成
して、層間絶縁膜１５上に反射防止膜２３を形成し、シ
リコン窒化膜１５ａをエッチングストッパとしてビアホ
ール１６をエッチング開口し、配線溝１７を開口した
後、反射防止膜２３とビアホール１６底のシリコン窒化
膜１５ａを同時除去する際、配線溝１７上部をエッチン
グすることなく配線溝１７底に至るビアホール１６上部
をエッチングしてテーパ形状にし、第２の配線層２０の
埋め込み時にオーバーハング状態になるのを抑制してボ
イドの発生を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特にデュアルダマシンプロセスを用いた多層配線構
造を有する半導体装置に関するものである。
し、特にデュアルダマシンプロセスを用いた多層配線構
造を有する半導体装置に関するものである。
【０００２】
【従来の技術】半導体装置の配線層形成におけるダマシ
ンプロセスは、絶縁層を形成した後ビアホールまたは配
線溝を加工し、ビアホール、配線溝に金属膜を埋め込ん
で、その後平坦化するプロセスであり、金属膜のエッチ
ング加工を使わずに微細高密度配線を形成できる。特
に、ビアホールと配線を同時に埋め込み形成するデュア
ルダマシンプロセスは、今後の多層配線の微細化と高信
頼性化による高性能化と工程削減による低コスト化を実
現する上で、最も期待されるプロセスである。図９は従
来の半導体装置の構造を示す断面図である。図におい
て、１は絶縁層が形成された半導体基板、２は第１の配
線層、３は第１の配線層２を覆って全面に形成された層
間絶縁膜で、ここでは、プラズマ窒化膜３ａとプラズマ
酸化膜３ｂとの積層膜の例を示す。４は層間絶縁膜３に
第１の配線層２に達するように設けられたビアホール、
５は同じく層間絶縁膜３に設けられた配線溝、６はビア
ホール４、配線溝５の内壁に形成されたバリアメタル
層、７（７ａ、７ｂ）はバリアメタル層６を介してビア
ホール４及び配線溝５に埋め込まれた銅膜で、これらで
構成された第２の配線層８が、第１の配線層２に接続形
成される。
ンプロセスは、絶縁層を形成した後ビアホールまたは配
線溝を加工し、ビアホール、配線溝に金属膜を埋め込ん
で、その後平坦化するプロセスであり、金属膜のエッチ
ング加工を使わずに微細高密度配線を形成できる。特
に、ビアホールと配線を同時に埋め込み形成するデュア
ルダマシンプロセスは、今後の多層配線の微細化と高信
頼性化による高性能化と工程削減による低コスト化を実
現する上で、最も期待されるプロセスである。図９は従
来の半導体装置の構造を示す断面図である。図におい
て、１は絶縁層が形成された半導体基板、２は第１の配
線層、３は第１の配線層２を覆って全面に形成された層
間絶縁膜で、ここでは、プラズマ窒化膜３ａとプラズマ
酸化膜３ｂとの積層膜の例を示す。４は層間絶縁膜３に
第１の配線層２に達するように設けられたビアホール、
５は同じく層間絶縁膜３に設けられた配線溝、６はビア
ホール４、配線溝５の内壁に形成されたバリアメタル
層、７（７ａ、７ｂ）はバリアメタル層６を介してビア
ホール４及び配線溝５に埋め込まれた銅膜で、これらで
構成された第２の配線層８が、第１の配線層２に接続形
成される。
【０００３】このように構成される従来の半導体装置の
製造方法を、図１０〜図１５に基づいて以下に示す。ま
ず、第１の配線層２が形成された半導体基板１（絶縁
層）上の全面に、層間絶縁膜３を形成する。層間絶縁膜
３は単層膜、積層膜のどちらでもよいが、この場合、プ
ラズマ窒化膜３ａおよびプラズマ酸化膜３ｂを順次成膜
して形成する（図１０）。次に、層間絶縁膜３上の全面
にホトレジスト膜９を形成し、ホトリソグラフィ技術を
用いてパターン化する（図１１）。このレジストパター
ン９をマスクとして下地の層間絶縁膜３をエッチング
し、第１の配線層２に到達するビアホール４を開口す
る。この後、酸素プラズマを用いたアッシングによりレ
ジストパターン９を除去する（図１２）。
製造方法を、図１０〜図１５に基づいて以下に示す。ま
ず、第１の配線層２が形成された半導体基板１（絶縁
層）上の全面に、層間絶縁膜３を形成する。層間絶縁膜
３は単層膜、積層膜のどちらでもよいが、この場合、プ
ラズマ窒化膜３ａおよびプラズマ酸化膜３ｂを順次成膜
して形成する（図１０）。次に、層間絶縁膜３上の全面
にホトレジスト膜９を形成し、ホトリソグラフィ技術を
用いてパターン化する（図１１）。このレジストパター
ン９をマスクとして下地の層間絶縁膜３をエッチング
し、第１の配線層２に到達するビアホール４を開口す
る。この後、酸素プラズマを用いたアッシングによりレ
ジストパターン９を除去する（図１２）。
【０００４】次に、ビアホール４内を埋め込むように全
面にレジスト膜１０を形成し、エッチバックによりビア
ホール４内にのみ残存させてレジストプラグ１０を形成
する。このレジストプラグ１０は、後工程の配線溝５形
成時のエッチングの際に、ビアホール４底に露出した第
１の配線層２がエッチングされるのを防止するためのも
のである。続いて、全面にホトレジスト膜１１を形成
し、ホトリソグラフィ技術を用いてパターン化する（図
１３）。このレジストパターン１１をマスクとして下地
の層間絶縁膜３を所定の深さでエッチングし、ビアホー
ル４に連通する配線溝５を開口する。この後、酸素プラ
ズマを用いたアッシングによりレジストパターン１１お
よびレジストプラグ１０を除去する（図１４）。次に、
全面にバリアメタル層６と、メッキの際の電極となる銅
膜から成るシード層７ａとを、スパッタ法により順次形
成した後、メッキ法で銅膜７ｂを成長させることによ
り、ビアホール４及び配線溝５を同時に埋め込む（図１
５）。この後、ＣＭＰ法により銅膜７（７ａ、７ｂ）、
バリアメタル層６を研磨して配線溝５内及びビアホール
４内にのみ残存させて第２の配線層８を形成し（図９参
照）、所定の処理を施して半導体装置を完成する。
面にレジスト膜１０を形成し、エッチバックによりビア
ホール４内にのみ残存させてレジストプラグ１０を形成
する。このレジストプラグ１０は、後工程の配線溝５形
成時のエッチングの際に、ビアホール４底に露出した第
１の配線層２がエッチングされるのを防止するためのも
のである。続いて、全面にホトレジスト膜１１を形成
し、ホトリソグラフィ技術を用いてパターン化する（図
１３）。このレジストパターン１１をマスクとして下地
の層間絶縁膜３を所定の深さでエッチングし、ビアホー
ル４に連通する配線溝５を開口する。この後、酸素プラ
ズマを用いたアッシングによりレジストパターン１１お
よびレジストプラグ１０を除去する（図１４）。次に、
全面にバリアメタル層６と、メッキの際の電極となる銅
膜から成るシード層７ａとを、スパッタ法により順次形
成した後、メッキ法で銅膜７ｂを成長させることによ
り、ビアホール４及び配線溝５を同時に埋め込む（図１
５）。この後、ＣＭＰ法により銅膜７（７ａ、７ｂ）、
バリアメタル層６を研磨して配線溝５内及びビアホール
４内にのみ残存させて第２の配線層８を形成し（図９参
照）、所定の処理を施して半導体装置を完成する。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているため、シード層７ａをスパッ
タ法で形成する際、開口上部においてオーバーハング状
態になりやすく、その後に銅膜７ｂをメッキ法で成長さ
せるとボイドが生じてしまう。微細化が進むにつれ、こ
のような第２の配線層８の埋め込み不良の問題は顕著に
なるものであった。このような第２の配線層８の埋め込
み不良の問題を改善する方法として、例えば、特開平１
１−２２００２１号公報に記載されるように、開口部の
上端を拡げるものがある。即ち、図１６に示すように、
ビアホール４及び配線溝５の上端１２、１４をそれぞれ
テーパ形状にして拡げ、第２の配線層８の埋め込みを容
易にすることで、埋め込み特性を向上させるものである
が、配線間隔１４が狭くなるため、配線間のショートマ
ージンが悪化し、微細化の促進に適した構造ではない。
上のように構成されているため、シード層７ａをスパッ
タ法で形成する際、開口上部においてオーバーハング状
態になりやすく、その後に銅膜７ｂをメッキ法で成長さ
せるとボイドが生じてしまう。微細化が進むにつれ、こ
のような第２の配線層８の埋め込み不良の問題は顕著に
なるものであった。このような第２の配線層８の埋め込
み不良の問題を改善する方法として、例えば、特開平１
１−２２００２１号公報に記載されるように、開口部の
上端を拡げるものがある。即ち、図１６に示すように、
ビアホール４及び配線溝５の上端１２、１４をそれぞれ
テーパ形状にして拡げ、第２の配線層８の埋め込みを容
易にすることで、埋め込み特性を向上させるものである
が、配線間隔１４が狭くなるため、配線間のショートマ
ージンが悪化し、微細化の促進に適した構造ではない。
【０００６】この発明は、上記のような問題点を解消す
るために成されたものであって、ビアホールと配線溝と
を同時に埋め込むデュアルダマシンプロセスにより形成
する配線層の埋め込み特性を向上させ、微細化の促進を
図ることを目的とする。
るために成されたものであって、ビアホールと配線溝と
を同時に埋め込むデュアルダマシンプロセスにより形成
する配線層の埋め込み特性を向上させ、微細化の促進を
図ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板に形成された第１の配
線層と、該第１の配線層を覆って全面に形成された層間
絶縁膜と、該層間絶縁膜に設けられたビアホール及び配
線溝を埋め込んで上記第１の配線層に接続形成された第
２の配線層とを備えた装置構成であって、上記配線溝
は、開口面に対してほぼ垂直な加工形状であり、上記ビ
アホールは、上記配線溝底に至る上部が拡がったテーパ
形状であるものである。
記載の半導体装置は、半導体基板に形成された第１の配
線層と、該第１の配線層を覆って全面に形成された層間
絶縁膜と、該層間絶縁膜に設けられたビアホール及び配
線溝を埋め込んで上記第１の配線層に接続形成された第
２の配線層とを備えた装置構成であって、上記配線溝
は、開口面に対してほぼ垂直な加工形状であり、上記ビ
アホールは、上記配線溝底に至る上部が拡がったテーパ
形状であるものである。
【０００８】またこの発明に係る請求項２記載の半導体
装置の製造方法は、第１の配線層が形成された半導体基
板上の全面に層間絶縁膜を形成する第１の工程と、上記
層間絶縁膜上に反射防止膜を形成し、レジストマスクを
用いて上記層間絶縁膜にビアホール及び配線溝をそれぞ
れ開口する第２の工程と、次いで全面エッチバックによ
り上記反射防止膜をエッチング除去すると共に、上記配
線溝底に至る上記ビアホール上部をエッチングしてテー
パ形状とする第３の工程と、次いで上記配線溝及び上記
ビアホールを同時に埋め込んで上記第１の配線層に接続
する第２の配線層を形成する第４の工程とを備えたもの
である。
装置の製造方法は、第１の配線層が形成された半導体基
板上の全面に層間絶縁膜を形成する第１の工程と、上記
層間絶縁膜上に反射防止膜を形成し、レジストマスクを
用いて上記層間絶縁膜にビアホール及び配線溝をそれぞ
れ開口する第２の工程と、次いで全面エッチバックによ
り上記反射防止膜をエッチング除去すると共に、上記配
線溝底に至る上記ビアホール上部をエッチングしてテー
パ形状とする第３の工程と、次いで上記配線溝及び上記
ビアホールを同時に埋め込んで上記第１の配線層に接続
する第２の配線層を形成する第４の工程とを備えたもの
である。
【０００９】またこの発明に係る請求項３記載の半導体
装置の製造方法は、請求項２において、層間絶縁膜が複
数の膜から成る積層膜であり、第２の工程において、ビ
アホールを上記層間絶縁膜の最下層膜をエッチングスト
ッパとしてエッチング開口し、第３の工程において、全
面エッチバックの際に上記ビアホール底の上記層間絶縁
膜の最下層膜を同時に除去して上記ビアホールを第１の
配線層に到達させるものである。
装置の製造方法は、請求項２において、層間絶縁膜が複
数の膜から成る積層膜であり、第２の工程において、ビ
アホールを上記層間絶縁膜の最下層膜をエッチングスト
ッパとしてエッチング開口し、第３の工程において、全
面エッチバックの際に上記ビアホール底の上記層間絶縁
膜の最下層膜を同時に除去して上記ビアホールを第１の
配線層に到達させるものである。
【００１０】またこの発明に係る請求項４記載の半導体
装置の製造方法は、請求項３において、第１の配線層が
銅膜から成り、層間絶縁膜の最下層膜がシリコン窒化膜
である。
装置の製造方法は、請求項３において、第１の配線層が
銅膜から成り、層間絶縁膜の最下層膜がシリコン窒化膜
である。
【００１１】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図を用いて詳細に説明する。図１はこの
発明の実施の形態１による半導体装置の構造を示す断面
図である。図において、１は絶縁層が形成された半導体
基板、２は銅膜から成る第１の配線層、１５は第１の配
線層２を覆って全面に形成された層間絶縁膜で、ここで
は、最下層膜としてのシリコン窒化膜１５ａとその上の
シリコン酸化膜１５ｂとの積層膜の例を示す。１６は層
間絶縁膜１５に第１の配線層２に達するように設けられ
たビアホール、１７は同じく層間絶縁膜１５に設けられ
た配線溝、１８はビアホール１６、配線溝１７の内壁に
形成されたバリアメタル層、１９（１９ａ、１９ｂ）は
バリアメタル層１８を介してビアホール１６及び配線溝
１７に埋め込まれた銅膜で、これらで構成された第２の
配線層２０が、第１の配線層２に接続形成される。ま
た、配線溝１７底に至るビアホール１６の上部２１はテ
ーパ形状に拡げて形成され、配線溝１７は、開口面に対
してほぼ垂直に加工されて配線間隔２２が確保されてい
る。
実施の形態１を図を用いて詳細に説明する。図１はこの
発明の実施の形態１による半導体装置の構造を示す断面
図である。図において、１は絶縁層が形成された半導体
基板、２は銅膜から成る第１の配線層、１５は第１の配
線層２を覆って全面に形成された層間絶縁膜で、ここで
は、最下層膜としてのシリコン窒化膜１５ａとその上の
シリコン酸化膜１５ｂとの積層膜の例を示す。１６は層
間絶縁膜１５に第１の配線層２に達するように設けられ
たビアホール、１７は同じく層間絶縁膜１５に設けられ
た配線溝、１８はビアホール１６、配線溝１７の内壁に
形成されたバリアメタル層、１９（１９ａ、１９ｂ）は
バリアメタル層１８を介してビアホール１６及び配線溝
１７に埋め込まれた銅膜で、これらで構成された第２の
配線層２０が、第１の配線層２に接続形成される。ま
た、配線溝１７底に至るビアホール１６の上部２１はテ
ーパ形状に拡げて形成され、配線溝１７は、開口面に対
してほぼ垂直に加工されて配線間隔２２が確保されてい
る。
【００１２】このように構成される半導体装置の製造方
法を、図２〜図８に基づいて以下に示す。まず、銅膜か
ら成る第１の配線層２が形成された半導体基板１（絶縁
層）上の全面に、シリコン窒化膜１５ａを成膜する。こ
のシリコン窒化膜１５ａを第１の配線層２表面に形成す
ることにより、第１の配線層２（銅膜）の酸化を防止す
る。続いてシリコン窒化膜１５ａ上の全面にシリコン酸
化膜１５ｂを成膜して、シリコン酸化膜１５ｂ／シリコ
ン窒化膜１５ａから成る層間絶縁膜１５を形成する。次
に、層間絶縁膜１５上の全面に、後工程のホトリソグラ
フィにおける露光工程での反射防止膜２３を形成する。
この反射防止膜２３は、例えば露光する波長の光を吸収
するように、Ｓｉ、Ｏ、Ｎの組成比を制御して形成した
Ｓｉ０Ｎ膜で構成する。なお、この反射防止膜２３と層
間絶縁膜１５の最下層膜（シリコン窒化膜１５ａ）と
は、後工程で同時除去できる材質及び膜厚に形成してお
く。シリコン酸化膜１５ｂについては、例えば、有機
膜、ＳｉＯＮ、ＳｉＣ、ＳｉＣＦ等、他の絶縁膜でもよ
い（図２）。
法を、図２〜図８に基づいて以下に示す。まず、銅膜か
ら成る第１の配線層２が形成された半導体基板１（絶縁
層）上の全面に、シリコン窒化膜１５ａを成膜する。こ
のシリコン窒化膜１５ａを第１の配線層２表面に形成す
ることにより、第１の配線層２（銅膜）の酸化を防止す
る。続いてシリコン窒化膜１５ａ上の全面にシリコン酸
化膜１５ｂを成膜して、シリコン酸化膜１５ｂ／シリコ
ン窒化膜１５ａから成る層間絶縁膜１５を形成する。次
に、層間絶縁膜１５上の全面に、後工程のホトリソグラ
フィにおける露光工程での反射防止膜２３を形成する。
この反射防止膜２３は、例えば露光する波長の光を吸収
するように、Ｓｉ、Ｏ、Ｎの組成比を制御して形成した
Ｓｉ０Ｎ膜で構成する。なお、この反射防止膜２３と層
間絶縁膜１５の最下層膜（シリコン窒化膜１５ａ）と
は、後工程で同時除去できる材質及び膜厚に形成してお
く。シリコン酸化膜１５ｂについては、例えば、有機
膜、ＳｉＯＮ、ＳｉＣ、ＳｉＣＦ等、他の絶縁膜でもよ
い（図２）。
【００１３】次に、デュアルダマシンプロセスによる第
２の配線層２０形成のためのビアホール１６及び配線溝
１７を形成するが、配線溝１７を形成した後ビアホール
１６を形成するトレンチファースト法と、ビアホール１
６を形成した後配線溝１７を形成するビアファースト法
とがあり、どちらも適用できるが、ここでは、ビアファ
ースト法の例を説明する。まず、反射防止膜２３上の全
面にホトレジスト膜９を形成し、ホトリソグラフィ技術
を用いてパターン化する（図３）。このレジストパター
ン９をマスクとして下地の反射防止膜２３および層間絶
縁膜１５を例えばＲＩＥ法によりエッチングする。この
エッチングの際、層間絶縁膜１５の最下層膜であるシリ
コン窒化膜１５ａをエッチングストッパとして開口し、
ビアホール１６を形成する。この後、酸素プラズマを用
いたアッシングによりレジストパターン９を除去する。
このレジストパターン９の除去は、薬液によるウェット
除去、あるいは、このウェット処理と上記アッシングと
の併用による除去でもよい（図４）。
２の配線層２０形成のためのビアホール１６及び配線溝
１７を形成するが、配線溝１７を形成した後ビアホール
１６を形成するトレンチファースト法と、ビアホール１
６を形成した後配線溝１７を形成するビアファースト法
とがあり、どちらも適用できるが、ここでは、ビアファ
ースト法の例を説明する。まず、反射防止膜２３上の全
面にホトレジスト膜９を形成し、ホトリソグラフィ技術
を用いてパターン化する（図３）。このレジストパター
ン９をマスクとして下地の反射防止膜２３および層間絶
縁膜１５を例えばＲＩＥ法によりエッチングする。この
エッチングの際、層間絶縁膜１５の最下層膜であるシリ
コン窒化膜１５ａをエッチングストッパとして開口し、
ビアホール１６を形成する。この後、酸素プラズマを用
いたアッシングによりレジストパターン９を除去する。
このレジストパターン９の除去は、薬液によるウェット
除去、あるいは、このウェット処理と上記アッシングと
の併用による除去でもよい（図４）。
【００１４】次に、ビアホール１６内を埋め込むよう
に、全面にレジスト膜１０（あるいは有機材料）を塗布
し、酸素ＲＩＥ法でのエッチバックによりビアホール１
６内のみに残存させてレジストプラグ１０を形成する。
このレジストプラグ１０は、後工程の配線溝５形成時の
エッチングの際に、ビアホール１６の径が拡がるのを防
止し、かつビアホール１６底のシリコン窒化膜１５ａが
エッチングされるのを防止する。続いて、全面にホトレ
ジスト膜１１を形成し、ホトリソグラフィ技術を用いて
パターン化する（図５）。このレジストパターン１１を
マスクとして下地の層間絶縁膜１５を所定の深さでエッ
チングし、ビアホール１６に連通する配線溝１７を開口
する。この後、レジストパターン１１およびレジストプ
ラグ１０を除去する。この配線溝１７のエッチング、及
びその後のレジストパターン１１およびレジストプラグ
１０の除去は、ビアホール１６の場合と同様の方法で行
うことができる（図６）。次に、ＲＩＥ法による全面エ
ッチバックを、例えばＣＨＦ３／Ｏ２／Ａｒの混合ガス
を用い、エッチング雰囲気圧力３０〜２００ｍＴｏｒｒ
にて施し、反射防止膜２３とビアホール１６底のシリコ
ン窒化膜１５ａとを除去する。この全面エッチバックの
際、配線溝１７底に至るビアホール１６の上端もエッチ
ングされ、ビアホール１６は上部２１がテーパ形状にな
る。配線溝１７の上端は、層間絶縁膜１５上に反射防止
膜２３が形成されていたため、殆どエッチングされない
（図７）。
に、全面にレジスト膜１０（あるいは有機材料）を塗布
し、酸素ＲＩＥ法でのエッチバックによりビアホール１
６内のみに残存させてレジストプラグ１０を形成する。
このレジストプラグ１０は、後工程の配線溝５形成時の
エッチングの際に、ビアホール１６の径が拡がるのを防
止し、かつビアホール１６底のシリコン窒化膜１５ａが
エッチングされるのを防止する。続いて、全面にホトレ
ジスト膜１１を形成し、ホトリソグラフィ技術を用いて
パターン化する（図５）。このレジストパターン１１を
マスクとして下地の層間絶縁膜１５を所定の深さでエッ
チングし、ビアホール１６に連通する配線溝１７を開口
する。この後、レジストパターン１１およびレジストプ
ラグ１０を除去する。この配線溝１７のエッチング、及
びその後のレジストパターン１１およびレジストプラグ
１０の除去は、ビアホール１６の場合と同様の方法で行
うことができる（図６）。次に、ＲＩＥ法による全面エ
ッチバックを、例えばＣＨＦ３／Ｏ２／Ａｒの混合ガス
を用い、エッチング雰囲気圧力３０〜２００ｍＴｏｒｒ
にて施し、反射防止膜２３とビアホール１６底のシリコ
ン窒化膜１５ａとを除去する。この全面エッチバックの
際、配線溝１７底に至るビアホール１６の上端もエッチ
ングされ、ビアホール１６は上部２１がテーパ形状にな
る。配線溝１７の上端は、層間絶縁膜１５上に反射防止
膜２３が形成されていたため、殆どエッチングされない
（図７）。
【００１５】次に、配線溝１７とビアホール１６とを同
時に埋め込んで銅膜から成る第２の配線層２０を、例え
ばメッキ法を用いて形成する。まず、ＴｉＮ、ＴａＮ等
から成るバリアメタル層１８を、反応性スパッタ法ある
いはＣＶＤ法により全面に形成する。このバリアメタル
層１８は、銅が酸化膜に対して容易に拡散する特性を有
するため、銅の拡散防止及び密着性向上のために形成す
る。次いで、メッキの際の電極となる銅膜から成るシー
ド層１９ａを、スパッタ法あるいはＣＶＤ法により形成
した後、硫酸銅溶液中でシード層１９ａに電荷を供給す
る電解メッキ法で銅膜１９ｂを成長させることにより、
ビアホール１６及び配線溝１７を同時に埋め込む（図
８）。この後、ＣＭＰ法により銅膜１９（１９ａ、１９
ｂ）、バリアメタル層１８を研磨して配線溝１７内及び
ビアホール１６内にのみ残存させて第２の配線層２０を
形成し（図１参照）、所定の処理を施して半導体装置を
完成する。
時に埋め込んで銅膜から成る第２の配線層２０を、例え
ばメッキ法を用いて形成する。まず、ＴｉＮ、ＴａＮ等
から成るバリアメタル層１８を、反応性スパッタ法ある
いはＣＶＤ法により全面に形成する。このバリアメタル
層１８は、銅が酸化膜に対して容易に拡散する特性を有
するため、銅の拡散防止及び密着性向上のために形成す
る。次いで、メッキの際の電極となる銅膜から成るシー
ド層１９ａを、スパッタ法あるいはＣＶＤ法により形成
した後、硫酸銅溶液中でシード層１９ａに電荷を供給す
る電解メッキ法で銅膜１９ｂを成長させることにより、
ビアホール１６及び配線溝１７を同時に埋め込む（図
８）。この後、ＣＭＰ法により銅膜１９（１９ａ、１９
ｂ）、バリアメタル層１８を研磨して配線溝１７内及び
ビアホール１６内にのみ残存させて第２の配線層２０を
形成し（図１参照）、所定の処理を施して半導体装置を
完成する。
【００１６】この実施の形態では、第２の配線層２０を
配線溝１７及びビアホール１６に埋め込んで形成する
際、ビアホール１６の上部２１がテーパ形状に形成され
拡がっているため、バリアメタル層１８及びシード層１
９ａの形成時にオーバーハング状態になるのが防止さ
れ、その後のメッキ法により形成される銅膜１９ｂもボ
イドを生じることなく良好に埋め込むことができる。ま
た、層間絶縁膜１５上の反射防止膜２３の全面エッチバ
ックによる除去工程において、ビアホール１６上部を同
時にテーパ形状にするため、配線溝１７の上部は拡がる
ことなく、このため配線間隔２２が狭くなることはな
い。また、層間絶縁膜１５の最下層膜（シリコン窒化膜
１５ａ）を、ビアホール１６形成時のエッチングストッ
パとして用いるため、ビアホール１６のエッチング加工
が制御性良く行える。このシリコン窒化膜１５ａは、そ
の後も第２の配線層２０の形成直前まで残しておくこと
で、ビアホール１６形成時およびビアプラグ１０除去時
において、下層の第１の配線層２へのダメージを防止で
きる。さらに、このシリコン窒化膜１５ａは、層間絶縁
膜１５上の反射防止膜２３の全面エッチバックによる除
去工程にて同時に除去するため、工程数が削減でき製造
が容易になる。また、第１の配線層２が銅膜で構成され
ているときは、シリコン窒化膜１５ａが第１の配線層２
表面に形成されるため、銅の酸化が防止される。
配線溝１７及びビアホール１６に埋め込んで形成する
際、ビアホール１６の上部２１がテーパ形状に形成され
拡がっているため、バリアメタル層１８及びシード層１
９ａの形成時にオーバーハング状態になるのが防止さ
れ、その後のメッキ法により形成される銅膜１９ｂもボ
イドを生じることなく良好に埋め込むことができる。ま
た、層間絶縁膜１５上の反射防止膜２３の全面エッチバ
ックによる除去工程において、ビアホール１６上部を同
時にテーパ形状にするため、配線溝１７の上部は拡がる
ことなく、このため配線間隔２２が狭くなることはな
い。また、層間絶縁膜１５の最下層膜（シリコン窒化膜
１５ａ）を、ビアホール１６形成時のエッチングストッ
パとして用いるため、ビアホール１６のエッチング加工
が制御性良く行える。このシリコン窒化膜１５ａは、そ
の後も第２の配線層２０の形成直前まで残しておくこと
で、ビアホール１６形成時およびビアプラグ１０除去時
において、下層の第１の配線層２へのダメージを防止で
きる。さらに、このシリコン窒化膜１５ａは、層間絶縁
膜１５上の反射防止膜２３の全面エッチバックによる除
去工程にて同時に除去するため、工程数が削減でき製造
が容易になる。また、第１の配線層２が銅膜で構成され
ているときは、シリコン窒化膜１５ａが第１の配線層２
表面に形成されるため、銅の酸化が防止される。
【００１７】なお、上記実施の形態では、第１及び第２
の配線層２、２０は銅膜で構成したが、ポリシリコン、
アルミニウムあるいはその合金、タングステン等他の導
電材料を用いてもよい。また、層間絶縁膜１５の最下層
膜もシリコン窒化膜１５ａに限るものではなく、ＳｉＯ
Ｎ、ＳｉＯＦ、ＳｉＣ、ＳｉＣＦ等でもよく、第１の配
線層２の酸化を考慮する必要がないときは、反射防止膜
２３と同時除去可能で、シリコン酸化膜１５ｂとエッチ
ング選択比を有するものであればよい。
の配線層２、２０は銅膜で構成したが、ポリシリコン、
アルミニウムあるいはその合金、タングステン等他の導
電材料を用いてもよい。また、層間絶縁膜１５の最下層
膜もシリコン窒化膜１５ａに限るものではなく、ＳｉＯ
Ｎ、ＳｉＯＦ、ＳｉＣ、ＳｉＣＦ等でもよく、第１の配
線層２の酸化を考慮する必要がないときは、反射防止膜
２３と同時除去可能で、シリコン酸化膜１５ｂとエッチ
ング選択比を有するものであればよい。
【００１８】
【発明の効果】以上のようにこの発明に係る請求項１記
載の半導体装置は、半導体基板に形成された第１の配線
層と、該第１の配線層を覆って全面に形成された層間絶
縁膜と、該層間絶縁膜に設けられたビアホール及び配線
溝を埋め込んで上記第１の配線層に接続形成された第２
の配線層とを備えた装置構成であって、上記配線溝は、
開口面に対してほぼ垂直な加工形状であり、上記ビアホ
ールは、上記配線溝底に至る上部が拡がったテーパ形状
であるため、配線間隔が確保でき配線間のショートマー
ジンを低下させることなく、第２の配線層の埋め込み特
性を向上でき、半導体装置の高信頼性化および微細化が
促進できる。
載の半導体装置は、半導体基板に形成された第１の配線
層と、該第１の配線層を覆って全面に形成された層間絶
縁膜と、該層間絶縁膜に設けられたビアホール及び配線
溝を埋め込んで上記第１の配線層に接続形成された第２
の配線層とを備えた装置構成であって、上記配線溝は、
開口面に対してほぼ垂直な加工形状であり、上記ビアホ
ールは、上記配線溝底に至る上部が拡がったテーパ形状
であるため、配線間隔が確保でき配線間のショートマー
ジンを低下させることなく、第２の配線層の埋め込み特
性を向上でき、半導体装置の高信頼性化および微細化が
促進できる。
【００１９】またこの発明に係る請求項２記載の半導体
装置の製造方法は、第１の配線層が形成された半導体基
板上の全面に層間絶縁膜を形成する第１の工程と、上記
層間絶縁膜上に反射防止膜を形成し、レジストマスクを
用いて上記層間絶縁膜にビアホール及び配線溝をそれぞ
れ開口する第２の工程と、次いで全面エッチバックによ
り上記反射防止膜をエッチング除去すると共に、上記配
線溝底に至る上記ビアホール上部をエッチングしてテー
パ形状とする第３の工程と、次いで上記配線溝及び上記
ビアホールを同時に埋め込んで上記第１の配線層に接続
する第２の配線層を形成する第４の工程とを備えたた
め、配線溝上部をエッチングすることなく、容易にビア
ホール上部をテーパ形状にでき、配線間のショートマー
ジンを低下させることなく、第２の配線層の埋め込み特
性を容易に向上でき、半導体装置の高信頼性化および微
細化が容易に促進できる。
装置の製造方法は、第１の配線層が形成された半導体基
板上の全面に層間絶縁膜を形成する第１の工程と、上記
層間絶縁膜上に反射防止膜を形成し、レジストマスクを
用いて上記層間絶縁膜にビアホール及び配線溝をそれぞ
れ開口する第２の工程と、次いで全面エッチバックによ
り上記反射防止膜をエッチング除去すると共に、上記配
線溝底に至る上記ビアホール上部をエッチングしてテー
パ形状とする第３の工程と、次いで上記配線溝及び上記
ビアホールを同時に埋め込んで上記第１の配線層に接続
する第２の配線層を形成する第４の工程とを備えたた
め、配線溝上部をエッチングすることなく、容易にビア
ホール上部をテーパ形状にでき、配線間のショートマー
ジンを低下させることなく、第２の配線層の埋め込み特
性を容易に向上でき、半導体装置の高信頼性化および微
細化が容易に促進できる。
【００２０】またこの発明に係る請求項３記載の半導体
装置の製造方法は、請求項２において、層間絶縁膜が複
数の膜から成る積層膜であり、第２の工程において、ビ
アホールを上記層間絶縁膜の最下層膜をエッチングスト
ッパとしてエッチング開口し、第３の工程において、全
面エッチバックの際に上記ビアホール底の上記層間絶縁
膜の最下層膜を同時に除去して上記ビアホールを第１の
配線層に到達させるため、工程数が削減でき、信頼性の
高い半導体装置が容易に得られる。
装置の製造方法は、請求項２において、層間絶縁膜が複
数の膜から成る積層膜であり、第２の工程において、ビ
アホールを上記層間絶縁膜の最下層膜をエッチングスト
ッパとしてエッチング開口し、第３の工程において、全
面エッチバックの際に上記ビアホール底の上記層間絶縁
膜の最下層膜を同時に除去して上記ビアホールを第１の
配線層に到達させるため、工程数が削減でき、信頼性の
高い半導体装置が容易に得られる。
【００２１】またこの発明に係る請求項４記載の半導体
装置の製造方法は、請求項３において、第１の配線層が
銅膜から成り、層間絶縁膜の最下層膜がシリコン窒化膜
であるため、銅膜の酸化が防止でき、信頼性の高い半導
体装置が容易に得られる。
装置の製造方法は、請求項３において、第１の配線層が
銅膜から成り、層間絶縁膜の最下層膜がシリコン窒化膜
であるため、銅膜の酸化が防止でき、信頼性の高い半導
体装置が容易に得られる。
【図１】 この発明の実施の形態１による半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図３】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図４】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図６】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図７】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図８】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図９】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図１０】 従来の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１１】 従来の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１２】 従来の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１３】 従来の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１４】 従来の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１５】 従来の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１６】 従来の別例による半導体装置の構造を示す
断面図である。
断面図である。
１ 絶縁層（半導体基板）、２ 第１の配線層、９，１
１ レジストパターン、１５ 層間絶縁膜、１５ａ 最
下層膜としてのシリコン窒化膜、１５ｂ シリコン酸化
膜、１６ ビアホール、１７ 配線溝、１９（１９ａ，
１９ｂ） 銅膜、２０ 第２の配線層、２１ テーパ形
状部分、２３ 反射防止膜。
１ レジストパターン、１５ 層間絶縁膜、１５ａ 最
下層膜としてのシリコン窒化膜、１５ｂ シリコン酸化
膜、１６ ビアホール、１７ 配線溝、１９（１９ａ，
１９ｂ） 銅膜、２０ 第２の配線層、２１ テーパ形
状部分、２３ 反射防止膜。
フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH09 HH19 HH32 HH33 JJ04 JJ08 JJ09 JJ19 JJ32 JJ33 KK11 MM02 MM12 MM13 NN06 NN07 NN32 PP06 PP16 QQ04 QQ09 QQ13 QQ25 QQ31 QQ34 QQ37 RR04 RR06 TT02 XX02
Claims (4)
- 【請求項１】 半導体基板に形成された第１の配線層
と、該第１の配線層を覆って全面に形成された層間絶縁
膜と、該層間絶縁膜に設けられたビアホール及び配線溝
を埋め込んで上記第１の配線層に接続形成された第２の
配線層とを備えた半導体装置において、上記配線溝は、
開口面に対してほぼ垂直な加工形状であり、上記ビアホ
ールは、上記配線溝底に至る上部が拡がったテーパ形状
であることを特徴とする半導体装置。 - 【請求項２】 第１の配線層が形成された半導体基板上
の全面に層間絶縁膜を形成する第１の工程と、上記層間
絶縁膜上に反射防止膜を形成し、レジストマスクを用い
て上記層間絶縁膜にビアホール及び配線溝をそれぞれ開
口する第２の工程と、次いで全面エッチバックにより上
記反射防止膜をエッチング除去すると共に、上記配線溝
底に至る上記ビアホール上部をエッチングしてテーパ形
状とする第３の工程と、次いで上記配線溝及び上記ビア
ホールを同時に埋め込んで上記第１の配線層に接続する
第２の配線層を形成する第４の工程とを備えたことを特
徴とする半導体装置の製造方法。 - 【請求項３】 層間絶縁膜が複数の膜から成る積層膜で
あり、第２の工程において、ビアホールを上記層間絶縁
膜の最下層膜をエッチングストッパとしてエッチング開
口し、第３の工程において、全面エッチバックの際に上
記ビアホール底の上記層間絶縁膜の最下層膜を同時に除
去して上記ビアホールを第１の配線層に到達させること
を特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 第１の配線層が銅膜から成り、層間絶縁
膜の最下層膜がシリコン窒化膜であることを特徴とする
請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125276A JP2002319617A (ja) | 2001-04-24 | 2001-04-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125276A JP2002319617A (ja) | 2001-04-24 | 2001-04-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002319617A true JP2002319617A (ja) | 2002-10-31 |
| JP2002319617A5 JP2002319617A5 (ja) | 2008-05-29 |
Family
ID=18974522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001125276A Pending JP2002319617A (ja) | 2001-04-24 | 2001-04-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002319617A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003217958A (ja) * | 2002-01-24 | 2003-07-31 | Matsushita Electric Ind Co Ltd | コイル部品の製造方法 |
| CN1314102C (zh) * | 2003-09-09 | 2007-05-02 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| US7936072B2 (en) | 2007-11-12 | 2011-05-03 | Renesas Electronics Corporation | Semiconductor device having dual damascene structure |
| US8492271B2 (en) | 2011-03-29 | 2013-07-23 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9455224B2 (en) | 2012-12-04 | 2016-09-27 | Intel Corporation | Semiconductor interconnect structures |
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-
2001
- 2001-04-24 JP JP2001125276A patent/JP2002319617A/ja active Pending
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