JPH10261707A

JPH10261707A - 半導体装置の製造方法

Info

Publication number: JPH10261707A
Application number: JP6496297A
Authority: JP
Inventors: Kazuhide Koyama; 一英小山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-03-18
Filing date: 1997-03-18
Publication date: 1998-09-29

Abstract

(57)【要約】【課題】デュアルダマシン配線技術を利用して半導体
装置を製造する方法において、接続孔と配線溝とを形成
する際に、層間絶縁膜に極端にアスペクト比の高い孔を
開孔することと、大きな段差上でレジストパターニング
を行うこととを回避し、それによりエッチング工程とリ
ソグラフィ工程への負担を軽減する。【解決手段】工程（イ）基板１上に第１の絶縁層２を
形成する工程；工程（ロ）第１の絶縁層２に接続孔３を
形成する工程；工程（ハ）接続孔３を形成した後に、第
１の絶縁層２上に第２の絶縁層４を更に形成する工程；
工程（ニ）第２の絶縁層４に配線溝５を形成する工程；
及び工程（ホ）接続孔３と配線溝５を同時に配線材料で
埋め込む工程を有する半導体装置の製造方法において、
工程（ハ）において第２絶縁層４を形成する際に、工程
（ロ）で形成された接続孔３の開口部を覆い且つ接続孔
内にボイドを残すように形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、溝配線構造を有す
る半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体デバイスの高集積化に伴い、内部
配線の寸法ルールは微細化し、配線線幅と配線間スペー
スが狭くなってきている。しかし配線の信頼性、特にエ
レクトロマイグレーション（以下ＥＭ）耐性を保証する
ためには、配線の断面積を確保しなければならず、配線
層の膜厚を余り薄くすることができない。その結果、配
線部分とスペース部分との双方のアスペクト比（高さ／
幅の比）が高くなるので、従来の配線プロセスにおいて
は、今まで以上に細くて厚い配線の加工技術と、狭くて
深いスペースへの絶縁膜の埋め込み技術が必要になって
いる。

【０００３】しかし、前者については、Ａｌ合金系配線
において積層化が進み、矩形に制御して加工することが
難しくなっている。その上、今後、配線の信頼性の向上
及び低抵抗化を図るために主流になると思われるＣｕ系
配線については、その加工技術に課題が多く、アスペク
ト比の高い配線の形成は、非常に困難になると予想され
ている。

【０００４】後者については、BiasＥＣＲ−ＣＶＤ法の
開発や、ＳＯＧエッチバックプロセスの導入等で対応が
図られているが、プロセスが複雑化してコストが上が
り、ＴＡＴも長くなるという問題をかかえている。ま
た、グローバルな完全平坦化を実現するためには、ダミ
ー配線を形成したり、絶縁膜のＣＭＰ技術と組合わせた
りしなければならず、更に複雑な工程が必要となる。

【０００５】これらの問題を合わせて解決するために、
最近、図５に示すような溝配線プロセスが注目を集めて
いる。このプロセスは、エッチングストッパー層５０ａ
を内層として有する絶縁層５０に、パターニングしたレ
ジスト層５１を形成し（図５（ａ））、そのレジスト層
５１をエッチングマスクとして絶縁層５０をエッチング
して溝配線用の溝５２を形成し、その後に、レジスト層
５１を除去する（図５（ｂ））。次に、絶縁層５０の全
面に、バリアメタル層５３を形成し、更に配線材料５４
を成膜することにより溝５２に配線材料を埋め込む（図
５（ｃ））。そして、溝５２以外の部分に堆積した配線
材料５４を、ＣＭＰ(Chemical Mechanical Polish)技術
等で除去して溝配線５５を形成するものである（図５
（ｄ））。

【０００６】このような溝配線プロセスを利用すること
により、絶縁膜の平坦化をＣＭＰ技術により一回行う
と、原則としてその後に形成される層間絶縁膜の平坦化
が不要となり、また、層間絶縁膜による狭いスペースの
埋め込みが不要となり、そして配線材料そのものの微細
加工（リソグラフィ＋エッチング）が不要となり、前述
した微細化の進展に伴う多くの問題を解決することが期
待されている。しかし、以上のような利点を有する溝配
線プロセスを利用する場合でも、以下（１）〜（３）に
示すようなプロセス技術の開発が更に必要とされる。

【０００７】（１）絶縁膜に対する微細な溝加工技術（２）溝配線用の溝への配線材料の埋め込み技術（３）溝配線用の溝以外に堆積した配線材料の除去技術ここで、（１）に関し、絶縁膜の微細溝加工は、層状の
配線材料から微細な配線を作る微細加工に比べれば遥か
に容易に行うことができる。（２）及び（３）について
は、Ａｌ配線又はＣｕ配線の何れの場合においても、リ
フロー法（Ａｌ合金等の配線材料を成膜後、その再結
晶温度以上融点以下の温度に加熱処理して軟化させて流
動性を高め、必要に応じてバリアメタル（ＴｉＮ／Ｔ
ｉ）層が予め形成された配線溝や接続孔の内部に流し込
むことで配線材料の埋め込みを行う方法）あるいは高圧
リフロー法（配線材料の加熱処理を高圧ガス中で行い、
配線材料をバリアメタル構造の配線溝や接続孔の内部に
高い効率で押し込む（一種の熱間押出しを行なう）方
法）とＣＭＰ法との組み合わせ技術、あるいはＣＶＤ法
とＣＭＰ法との組み合わせ技術により対処することが試
みられている。

【０００８】特に、Ｃｕの加工性の問題や、絶縁材料と
して有機系低誘電率材料を利用することを考慮した場合
には、配線材料自体の微細加工や絶縁膜の埋め込み平坦
化の問題から開放される溝配線プロセスのメリットは大
きく、今後の配線プロセスの主流になることが予想され
る。

【０００９】更に、以上のような溝配線プロセスがより
発展したものとして、デュアルダマシン配線技術があ
る。これは、図６に示すように、エッチングストッパー
層６０ａを内層として有する層間絶縁膜６０に接続孔
（コンタクトホール又はビアホール）６１と配線溝６２
の両方を形成し（図６（ａ））、その後で、層間絶縁膜
６０の全面にバリアメタル層６３を形成し、更に、配線
材料６４で接続孔６１と配線溝６２とを一度に埋め込み
（図６（ｂ））、ＣＭＰ法によって配線溝６２以外の配
線材料６４を除去することにより、接続プラグ６５と溝
配線６６とを一度に形成するプロセスである（図６
（ｃ））。このデュアルダマシン配線技術を半導体装置
の量産プロセスに応用することができれば、一度に接続
孔と配線パターンの両方を形成することができ、大幅な
プロセスコストの低減とＴＡＴの短縮が期待される。し
かしそのためには、主に以下の（４）及び（５）の解決
すべき課題がある。（４）狭くて深い（アスペクト比が高い）接続孔と配線
溝との形成技術（５）狭くて深い（アスペクト比が高い）接続孔と配線
溝との同時埋め込み技術

【００１０】このうち（５）については、基本的に溝配
線におけるの配線材料埋め込み技術の延長にあり、ＣＶ
Ｄ法やリフロー法による埋め込み能力を高めていくアプ
ローチがとられる。一方、（４）については、以下のプ
ロセスシーケンスに示すように、接続孔形成後に配線溝
を形成する方法と、配線溝形成後に接続孔を形成する方
法との異なる２種類の方法が検討されている。

【００１１】前者の接続孔形成後に配線溝を形成する方
法のプロセスシーケンスを図７に示す。

【００１２】まず、エッチングストッパー層７０ａを内
層に含む層間絶縁膜７０に接続孔７１を形成する（図７
（ａ））。

【００１３】次に、層間絶縁膜７０上にレジスト層７２
を形成し、配線溝を形成するために、そのレジスト層７
２をリソグラフィ技術によりパターニングする（図７
（ｂ））。

【００１４】そして、レジスト層７２をエッチングマス
クとして層間絶縁膜７０をエッチングストッパー層７０
ａまでエッチングし、その後レジスト層７２を除去す
る。これにより、接続孔７３と配線溝７４とが形成され
る（図７（ｃ））。

【００１５】次に、後者の配線溝形成後に接続孔を形成
する方法のプロセスシーケンスを図８に示す。

【００１６】まず、エッチングストッパー層８０ａを内
層に含む層間絶縁膜８０を、エッチングストッパー層８
０ａまでエッチングして配線溝８１形成する（図８
（ａ））。

【００１７】次に、層間絶縁膜８０上にレジスト層８２
を形成し、接続孔を形成するためにそのレジスト層８２
をリソグラフィ技術によりパターニングする（図８
（ｂ））。

【００１８】そして、レジスト層８２をエッチングマス
クとして層間絶縁膜８０をその底部までエッチングし、
その後レジスト層８２を除去する。これにより、接続孔
８３と配線溝８１とが形成される（図８（ｃ））。

【００１９】

【発明が解決しようとする課題】しかしながら、図７の
場合、微細な接続孔７３を形成する際に、配線溝７４の
深さを含めて開孔しなければならず、非常にアスペクト
比の高い孔を層間絶縁膜７０に形成するためのエッチン
グ技術が要求されるが、従来のプロセスシーケンスを踏
襲する限り、そのような要求に十分に応えることができ
ないという問題がある。また、開孔後の配線溝７４のパ
ターニングの際に、非常に深い接続孔７３の底部にレジ
スト材料残り７２ａが溜まる場合があり、しかも、その
残量を制御することは実質的にできないので、結果的に
接続孔７３の底部のオーバーエッチ量に大きなバラツキ
を生じ、コンタクト抵抗が不安定になるおそれがある。

【００２０】また、図８の場合、配線溝８１の形成まで
は大きな問題はないが、接続孔８３を形成する際に、大
きな溝段差を有する配線溝８１の内部に、接続孔８３を
開孔するためにレジスト層８２をパターニングしなけれ
ばばならず、レジスト膜厚が一定しない状況での微細孔
の露光は非常に困難であるという問題がある。

【００２１】本発明は、以上の従来の技術の課題を解決
しようとするものであり、デュアルダマシン配線技術を
利用して半導体装置を製造する方法において、接続孔と
配線溝とを形成する際に、層間絶縁膜に極端にアスペク
ト比の高い孔を開孔することと、大きな段差上でレジス
トパターニングを行うこととを回避し、それによりエッ
チング工程とリソグラフィ工程への負担を軽減できるよ
うにすることを目的とする。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、以下の工程（イ）〜（ホ）：（イ）基板上に第１の絶縁層を形成する工程；（ロ）第１の絶縁層に接続孔を形成する工程；（ハ）接続孔を形成した後に、第１の絶縁層上に第２の
絶縁層を更に形成する工程；（ニ）第２の絶縁層に配線溝を形成する工程；及び（ホ）接続孔と配線溝を同時に配線材料で埋め込む工
程；を有する半導体装置の製造方法において、工程（ハ）に
おける第２絶縁層を形成する際に、工程（ロ）で形成さ
れた接続孔の開口部を覆い且つ接続孔内にボイドを残す
ことを特徴とする半導体装置の製造方法を提供する。

【００２３】

【発明の実施の形態】本発明の半導体の製造方法につい
て、以下の工程（イ）〜（ホ）に沿って説明する。工程（イ）（図１（イ）参照）まず、基板１上に第１の絶縁層２を形成する。この場
合、第１の絶縁層２の厚みは、配線溝分を含まない接続
孔の深さに相当する。

【００２４】基板１としては、従来の半導体装置におい
て用いられている基板を利用することができ、トランジ
スタ素子や素子分離領域、トランジスタ素子上に形成さ
れた絶縁層や、下層配線層を例示することができる。

【００２５】また、第１の絶縁層２としては、従来の半
導体装置において用いられている絶縁層を利用すること
ができ、例えば、公知の形成方法（例えば熱ＣＶＤ法
等）により形成されるＳｉＯ₂、ＢＰＳＧ、ＰＳＧ、Ｂ
ＳＧ、ＡｓＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ、ＳｉＮ、Ｓ
ｉＯＮ、ＳｉＯＦ等のＳｉ含有化合物膜、アモルファス
Teflon(poly-tetra-fluoro-ethylene)、ＢＣＢ(benzo-c
yclo-butene)、Parylene、Flare(fluorinated-arylene-
ether)等有機系低誘電率材料膜、あるいはそれらの積層
膜を用いることができる。

【００２６】なお、本工程（イ）と後述する工程（ロ）
との間で、後述の配線溝をエッチングで形成する際のス
トッパーとして機能するエッチングストッパー層（例え
ばＳｉＮ膜）を形成することもできる。

【００２７】工程（ロ）（図１（ロ）参照）次に、第１の絶縁層２に公知のリソグラフィ技術とエッ
チング技術とを利用して接続孔３を形成する。このよう
に、本発明においては、配線溝を形成するための絶縁層
を成膜する前に接続孔３を形成する。即ち、配線溝の分
も含めた深さ（極端に高いアスペクト比）の接続孔を形
成する必要がなくなる。従って、デュアルダマシン配線
技術におけるエッチング工程の負担を小さくすることが
できる。

【００２８】また、基板１の表面を予め平坦にしておけ
ば、第１の絶縁層２の表面も平坦なものとなり、従っ
て、接続孔３を形成するためのレジストパターニング時
のリソグラフィ工程の負担を軽減することができる。

【００２９】工程（ハ）（図１（ハ）参照）次に、接続孔３を形成した後に、第１の絶縁層２上に第
２の絶縁層４を更に形成する。この場合、第２の絶縁層
４は、工程（ロ）で形成された接続孔３の開口部３ａを
覆うように形成する。即ち、接続孔３の内部にボイドが
形成されるように（換言すれば、開口部３ａに蓋をする
ように）第２の絶縁層４を形成する。このようにして形
成された第２の絶縁層４の表面は、接続孔３の径が微細
であるため平坦なものとなっている。従って、後述する
配線溝を形成するためのレジストパターニング時のリソ
グラフィ工程の負担を軽減することができる。

【００３０】なお、第２の絶縁層４としては、一般的に
カバレージが低くなるような条件で前述した第１の絶縁
層２の場合と同様の絶縁材料（ＳｉＯ₂等）や他の材料
（好ましくはＳｉＮ）を成膜すればよい。

【００３１】ここで、工程（イ）と工程（ロ）との間で
エッチングストッパー層を予め設けない場合には、第２
の絶縁層４として、図２に示すように、エッチングスト
ッパー層４ａと絶縁性の非エッチングストッパー層４ｂ
との積層体とすることができる。このような積層タイプ
の第２の絶縁層４は、第１の絶縁層２上にエッチングス
トッパー層４ａを、接続孔３の内部にボイドが形成され
るように成膜し、続いて非エッチングストッパー層４ｂ
を成膜することにより形成することができる。エッチン
グストッパー層４ａ及び非エッチングストッパー層４ｂ
の材質としては、溝配線を作製するための配線材料やレ
ジストの種類、エッチング条件等に応じて適宜決定する
ことができる。

【００３２】工程（ニ）（図１（ニ−１）及び（ニ−
２）参照）次に、第２の絶縁層４に配線溝５を形成するが、まず、
第２の絶縁層４上に、配線溝５を形成するためにパター
ニングしたレジスト層６を形成し（図１（ニ−１））、
そのレジスト層６をエッチングマスクとして第２の絶縁
層４をエッチングして配線溝５を形成し、必要に応じて
レジスト層６を常法により除去する（図１（ニ−
２））。これにより、接続孔３と配線溝５とを連続して
開孔することができる。

【００３３】工程（ホ）（図１（ホ）参照）次に、接続孔３と配線溝５とを同時に配線材料で埋め込
むことにより、接続プラグ７と溝配線８とが形成され、
溝配線構造を有する半導体装置をデュアルダマシン配線
技術を利用して製造することができる。

【００３４】なお、配線材料で埋め込みを行う場合に
は、通常、第２の絶縁層４の上にも配線材料が成膜され
るので、化学的機械的研磨法やエッチバック法などによ
り除去する。また、配線材料の埋め込みに先だって、接
続プラグ７や溝配線８の導通信頼性を向上させるため
に、バリアメタル（例えば、ＴｉＮ／Ｔｉ）層９を常法
により形成しておくことが好ましい。

【００３５】以上のように、本発明の製造方法によれ
ば、接続孔３の開孔が配線溝５を形成する第２の絶縁層
４の成膜前に行われるので、極端にアスペクト比の高い
接続孔３を形成する必要がなくなり、デュアルダマシン
配線技術におけるエッチング工程の負担を軽減すること
ができる。

【００３６】また、配線溝５のレジストパターニング時
に、下地となる第２の絶縁層４の表面は平坦となるため
に、デュアルダマシン配線技術におけるリソグラフィ工
程の負担を軽減することができ、微細パターンの露光も
容易になる。

【００３７】なお、接続孔３と配線溝５とを埋め込む配
線材料としては、純Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ、Ａ
ｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ、Ａｌ
−Ｇｅ−Ｃｕ、Ａｌ−Ｃｕ−Ｔｉ、Ａｌ−Ｓｉ−Ｔｉ、
Ａｌ−Ｓｃ、Ａｌ−Ｓｃ−Ｃｕ等、種々のＡｌ系合金、
純Ｃｕ、Ｃｕ−Ｔｉ、Ｃｕ−Ｚｒ等Ｃｕ系合金、Ａｇ等
を挙げることができる。

【００３８】また、バリアメタル層９の構成材料として
は、Ｔｉ、ＴｉＮ、ＴｉＯＮ、Ｗ、ＷＮ、ＴｉＷ、Ｔｉ
ＷＮ、Ｔａ、ＴａＮ等の高融点金属膜やその化合物層を
挙げることができる。これらは、単独または複数含む積
層膜とすることができる。

【００３９】

【実施例】以下、本発明の半導体装置の製造方法を実施
例により具体的に説明する。

【００４０】なお、実施例１はシリコン基板の拡散領域
上に形成した第１の絶縁層に、コンタクトホール（接続
孔）を形成し、カバレージ性の低い第２の絶縁層として
エッチングストッパー層としても機能するプラズマＣＶ
Ｄ法によりＳｉＮ層を形成し、配線溝を埋め込む配線材
料としてＣＶＤ−Ｃｕを使用する例である。

【００４１】また、実施例２は、下層の溝配線上にビア
ホール（接続孔）を形成し、カバレージ性の低い第２の
絶縁膜としてスパッタＳｉＯ₂膜を形成し、溝配線をＡ
ｌ−Ｃｕ合金の高圧リフロー技術により埋め込んだ場合
を示す。

【００４２】実施例１工程（イ）（図３（イ）参照）通常のＬＳＩプロセスに従い、拡散領域３１ａやＬＯＣ
ＯＳ層３１ｂを有するシリコン基板３１の当該拡散領域
３１ａ上に、第１の絶縁層３２を形成し、その表面をＣ
ＭＰ技術により平坦化した。この第１の絶縁層３２の厚
さは０．９μｍであり、コンタクトホールの深さに対応
する。

【００４３】なお、第１の絶縁層３２は、以下の条件で
形成する熱ＣＶＤ−ＳｉＯ₂膜を利用した、また、ＣＭ
Ｐ条件は以下のとおりであった。

【００４４】熱ＣＶＤ−ＳｉＯ₂成膜条件ガスＳｉＨ₄／Ｏ₂／Ｎ₂＝２５０／２５０／１００ｓ
ｃｃｍ圧力１３．３Ｐａ基板加熱温度４２０℃

【００４５】ＳｉＯ₂ ＣＭＰ条件研磨圧力３００ｇ／ｃｍ² 回転数定盤３０ｒｐｍ、研磨ｈｅａｄ３０ｒｐ
ｍ研磨パッドＩＣ−１０００（商品名）スラリーＮＨ₄ＯＨベース（フォームドシリカ含有）流量１００ｃｃ／ｍｉｎ温度２５〜３０℃

【００４６】工程（ロ）（図３（ロ）参照）次に、リソグラフィ技術具とエッチング技術とを利用
し、第１の絶縁層３２にホール径０．３μｍ（アスペク
ト比３．０）のコンタクトホール３３を開孔した。この
工程で、溝配線を形成する絶縁層を成膜する前にコンタ
クトホール（接続孔）を開孔するので、孔のアスペクト
比を比較的低く抑えることができ、エッチングプロセス
への負担を軽減できる。

【００４７】コンタクトホールエッチング条件ガスＣ₄Ｆ₈／ＣＯ／Ａｒ＝１０／１００／２００ｓｃ
ｃｍ圧力６ＰａＲＦＰｏｗｅｒ１６００Ｗ基板温度２０℃

【００４８】工程（ハ）（図３（ハ）参照）次に、配線溝を形成するための第２の絶縁層３４とし
て、ＳｉＮ膜３４ａとＳｉＯ₂膜３４ｂとの積層膜を以
下に示すように形成した。

【００４９】まず、カバレッジの悪い条件（例えば、Ｎ
₂Ｏ等供給される酸素が少なくなる条件）でプラズマＣ
ＶＤ法によりＳｉＮ膜３４ａを２５０ｎｍ成膜した。こ
れにより、工程（ロ）において形成したコンタクトホー
ル３３の内部にボイドを残しながら、ＳｉＮ膜３４ａで
コンタクトホール３３の開口部（孔入口部）３３ａを覆
うように塞いだ。

【００５０】なお、このＳｉＮ膜３４ａは、後述するよ
うに、配線溝をエッチングにより形成する際のエッチン
グストッパー層としても機能する。

【００５１】更に、このＳｉＮ膜３４ａ上に、配線溝を
所望の深さに形成するために、エッチングストッパー層
として機能しない絶縁層（非エッチングストッパー層）
として、ＴＥＯＳ（Ｓｉ−（Ｏ−Ｃ₂Ｈ₅）₄）を用いた
プラズマＣＶＤ法によるＳｉＯ₂膜３４ｂを４００ｎｍ
追加成膜した。この場合、既にコンタクトホール３３の
開口部３３ａが塞がれているので、特にカバレッジに制
限はない。

【００５２】プラズマＣＶＤＳｉＮ成膜条件ガスＳｉＨ₄／Ｎ₂Ｏ＝５０／１０ｓｃｃｍ圧力３３０ＰａＲＦＰｏｗｅｒ１９０Ｗ基板加熱温度４００℃

【００５３】プラズマＣＶＤＴＥＯＳ−ＳｉＯ₂成膜
条件ガスＴＥＯＳ＝５０ｓｃｃｍ圧力３３３ＰａＲＦＰｏｗｅｒ１９０Ｗ基板加熱温度４００℃

【００５４】工程（ニ）（図３（ニ−１）及び（ニ−
２）参照）リソグラフィ技術を利用し、第２の絶縁層３４の表面に
常法により、ポジ型レジスト材料を使用して配線溝パタ
ーンを有するレジスト層３５を形成した（図３（ニ−
１））。この場合、第２の絶縁層３４の表面は平坦なた
め、レジスト層３５の微細パターニングは容易である。

【００５５】次に、第２の絶縁層３４にエッチングによ
り配線溝３６を形成した（図３（ニ−２））。このエッ
チングは２ステップに分けて行なった。即ち、第１ステ
ップで、ＳｉＮ膜３４ａをエッチングストッパーとしな
がらＴＥＯＳ−ＳｉＯ₂膜３４ｂに溝を掘り、第２ステ
ップで、ＳｉＮ膜３４ａをエッチングし、コンタクトホ
ール３３を露出させた。このエッチングにおいて、コン
タクトホール３３の内部にレジスト残り等は存在しない
ので、オーバーエッチ量を比較的均一に制御することが
できる。

【００５６】なお、第１ステップのＳｉＯ₂エッチング
条件は、工程（ロ）のコンタクトホールエッチング条件
と同じであり、第２ステップのＳｉＮエッチング条件
は、第１ステップのＳｉＯ₂エッチング条件に、基本的
に酸素ガスを追加するものである（ガスＣ₄Ｆ₈／ＣＯ
／Ｏ₂／Ａｒ＝１０／１００／２０／２００ｓｃｃｍ、
圧力６Ｐａ、ＲＦＰｏｗｅｒ１６００Ｗ、基板温
度２０℃）。

【００５７】工程（ホ）（図３（ホ）参照）前処理の後、以下に示す条件で、下地積層膜（バリアメ
タル）３７としてＴｉＮ／Ｔｉを４０ｎｍ／１０ｎｍ成
膜し、純ＣｕをＣＶＤ法で８００ｎｍ形成してコンタク
トホール３３の内部と配線溝３６の内部とを同時に埋め
込んだ。この際、孔のアスペクト比が高いので、下地積
層膜３７もＣＶＤ法で形成することが望ましい。

【００５８】続いて、ＣＭＰ技術により、配線溝３６以
外の第２の絶縁層３４の表面に形成されたＣｕ膜とＴｉ
Ｎ／Ｔｉ膜とを全て除去した。これにより、溝配線３８
と接続プラグ３９とを有する半導体装置が得られる。

【００５９】なお、Ｃｕ酸化防止のため、ＣＭＰの後に
溝配線３８の表面をＳｉＮ等の酸素を含まない膜でキャ
ップすることが望ましい。

【００６０】以上の本実施例に従えば、配線材料自身
（Ｃｕ）の微細加工をすることなく配線パターン（溝配
線３８）を形成できる。即ち、接続孔（コンタクトホー
ル３３）と配線溝とを同時に埋め込むデュアルダマシン
配線技術を利用して半導体装置を製造することができ
る。しかも、コンタクトホール（接続孔）と溝加工の際
に、極端にアスペクト比の高い孔のエッチングや、段差
上での微細レジストパターニングを避けることができ
る。

【００６１】ＥＣＲ−ＣＶＤＴｉ成膜条件ガスＴｉＣｌ₄／Ｈ₂／Ａｒ＝３／１００／１７０ｓｃ
ｃｍ圧力０．２３Ｐａ μ波２８００Ｗ基板加熱温度４６０℃

【００６２】ＥＣＲ−ＣＶＤＴｉＮ成膜条件ガスＴｉＣｌ₄／Ｈ₂／Ｎ₂／Ａｒ＝２０／２６／８／
１７０ｓｃｃｍ圧力０．２３Ｐａ μ波２８００Ｗ基板加熱温度４６０℃

【００６３】熱ＣＶＤＣｕ成膜条件ガスＣｕ (hfac)₂(hexafluoro-acetyl-acetonate)／
Ｈ₂＝７５／５００ｓｃｃｍ圧力２０００Ｐａ基板加熱温度３５０℃

【００６４】Ｃｕ（＋Ｔｉｎ／Ｔ）ＣＭＰ条件研磨圧力１００ｇ／ｃｍ^２回転数定盤３０ｒｐｍ研磨ｈｅａｄ３０ｒｐｍ研磨パッドＩＣ−１０００（商品名）スラリーＨ_２Ｏ₂ベース（アルミナ含有）流量１００ｃｃ／ｍｉｎ温度２５〜３０℃

【００６５】実施例２工程（イ）（図４（イ−１）及び（イ−２）参照）実施例１の手法に従って、絶縁層４０と下地膜４０ａと
で囲まれたＡｌ−Ｃｕ合金からなる下層溝配線４１を形
成した（図４（イ−１））。

【００６６】次に、その後のリソグラフィ技術を実施す
るに当たって反射防止効果を得るために、絶縁層４０と
下層溝配線４１との平坦な表面に反射防止膜４２とし
て、プラズマＣＶＤ法によりＳｉＯＮ膜を２４ｎｍ成膜
した（図４（イ−２））。そして、その反射防止膜４２
上に、更に、接続孔を開孔を形成する第１の絶縁層４３
として、ＴＥＯＳ（Ｓｉ−（Ｏ−Ｃ₂Ｈ₅）₄）を用いた
プラズマＣＶＤ法（条件は実施例１の工程（ハ）を参
照）によりＳｉＯ₂膜を６００ｎｍ成膜した（図４（イ
−２））。

【００６７】なお、反射防止膜４２としてのプラズマＣ
ＶＤ法によるＳｉＯＮ膜の成膜条件は以下の通りであ
る。

【００６８】ＥＣＲプラズマＣＶＤＳｉＯＮ成膜条件ガスＳｉＨ₄／Ｎ₂Ｏ＝５０／２５ｓｃｃｍ圧力３３０ＰａＲＦＰｏｗｅｒ８００Ｗ基板加熱温度３６０℃

【００６９】この工程（イ）の後で、エッチングストッ
パー層４４としてのＳｉＮ膜をプラズマＣＶＤ法で１０
０ｎｍ成膜した。この場合、カバレッジに制限はない。

【００７０】プラズマＣＶＤＳｉＮ成膜条件ガスＳｉＨ₄／ＮＨ₃／Ｎ₂＝１８０／５００／７２０
ｓｃｃｍ圧力７００ＰａＲＦＰｏｗｅｒ３５０Ｗ基板加熱温度２５０℃

【００７１】工程（ロ）（図４（ロ）参照）リソグラフィ技術とエッチング技術とを利用し、エッチ
ングストッパー層４４と第１の絶縁層４３とにホール径
０．３μｍ（アスペクト比２．６）のビアホール（接続
孔）４５を開孔した。従って、溝配線を形成する絶縁層
を成膜する前に接続孔を開孔するので、孔のアスペクト
比を比較的低く抑えることができ、エッチングプロセス
への負担を軽減できる。

【００７２】なお、ビアホール４５の形成時のエッチン
グは２ステップに分けて行なった。即ち、第１ステップ
（エッチングストッパー層４４のエッチング）は、実施
例１の工程（ニ）の第２ステップの条件に準じ、第２ス
テップは、実施例１の工程（ニ）の第１ステップの条件
に準じて行った。

【００７３】工程（ハ）（図４（ハ）参照）次に、配線溝を形成するための第２の絶縁層４６とし
て、下記条件のマグネトロンスパッタ法−ＳｉＯ₂膜４
６ａ（２５０ｎｍ）とプラズマＣＶＤ法−ＳｉＯ₂膜４
６ｂ（４００ｎｍ）との積層膜を形成した。

【００７４】ここで、マグネトロンスパッタ法によるＳ
ｉＯ₂膜４６ａは、カバレージがよくないために、工程
（ロ）において形成したビアホール４５の内部にボイド
を残しながら、ＳｉＯ₂膜４６ａでビアホール４５の開
口部（孔入口部）４５ａを覆うように塞ぐことができ
た。

【００７５】また、プラズマＣＶＤ法−ＳｉＯ₂膜４６
ｂは、配線溝を所望の深さに形成するために形成される
ものであり、既にビアホール４５の開口部４５ａが塞が
れているので、カバレッジに制限は無い。成膜条件は、
実施例１の工程（ハ）のＴＥＯＳを用いたプラズマＣＶ
Ｄ法によるＳｉＯ₂膜の形成条件と同じである。

【００７６】マグネトロンスパッタＳｉＯ₂成膜条件ガスＡｒ＝１００ｓｃｃｍ圧力０．４ＰａＲＦＰｏｗｅｒ５ｋＷ基板加熱温度１５０℃

【００７７】工程（ニ）（図４（ニ−１）及び（ニ−
２）参照）リソグラフィ技術を利用し、第２の絶縁層４６の表面に
常法により、ポジ型レジスト材料を使用して配線溝パタ
ーンを有するレジスト層４７を形成した（図４（ニ−
１））。この場合、第２の絶縁層４６の表面は平坦なた
め、レジスト層４７の微細パターニングは容易である。

【００７８】次に、第２の絶縁層４６にエッチングによ
り配線溝４８を形成した（図４（ニ−２））。このエッ
ッチングにおいては、エッチングストッパーとしてのＳ
ｉＮ膜を除去する必要が無いため、エッチングを２ステ
ップに分ける必要がない。また、ビアホール４５の内部
にレジスト残り等は存在しないので、オーバーエッチ量
を比較的均一に制御することができる。エッチング条件
は、実施例１の工程（ロ）の場合と同様である。

【００７９】工程（ホ）（図４（ホ−１）及び（ホ−
２）参照）以下に示す条件で、下地表面のスパッタエッチクリーニ
ング処理し、下地積層膜４９としてＬＤスパッタ法によ
りＴｉＮ／Ｔｉを５０ｎｍ／２０ｎｍ成膜し、更に真空
中連続でスパッタ法により配線材料としてＡｌ−０．５
％Ｃｕ合金層１００を８００ｎｍ厚で形成した（図４
（ホ−１））。

【００８０】なお、Ａｌ−０．５％Ｃｕ合金層１００
は、後述するように高圧リフロー法により配線溝４８や
ビアホール４５に埋め込むが、それらの孔内に押し込む
効果を十分引き出すため、成膜時の配線材料の形状は、
配線溝４８とビアホール４５との内部にボイドが残るブ
リッジ形状に成膜する望ましい。このため、本工程にお
いては、成膜時の温度を高くして表面張力により膜が変
形する効果を助長することによりブリッジ形状を実現し
やすいという事実から、Ａｌ−Ｃｕの成膜温度を４００
℃に設定した。

【００８１】また、高圧リフロー法でＡｌ又はＡｌ合金
を埋め込むためには、孔側壁でのＡｌの酸化を抑える必
要があるため、積層メタルを用いた場合でもリフロー処
理時に層間膜からの脱ガス（主にＨ₂Ｏ）が多いと埋め
込みが阻害される。従って、本工程においては、安定し
たＡｌ埋め込み特性を得るために、上記スパッタエッチ
クリーニング処理時の前に、高圧処理温度より高い温度
（例えば５００℃）で加熱脱ガス処理を施した。

【００８２】なお、この工程の下地積層膜４９は、この
後実施されるＡｌ高圧リフロー処理時の、ビアホール４
５及び配線溝４８の側壁におけるＡｌの酸化防止が主目
的である。従って、コンタクトホール底部のバリアメタ
ル程の良好なカバレッジは要求されない。そのため、Ｃ
ＶＤに比べてカバレッジは悪いが、簡便な成膜方法であ
るＬＤスパッタにより形成した。ここで、ＬＤスパッタ
とは、スパッタ装置内で、スパッタターゲットと基板
（ウエーハ）間の距離を通常より長くし（通常は７ｃｍ
程度のところを、例えば１５ｃｍ以上離す）、スパッタ
粒子の基板への垂直入射成分を増やして、通常のスパッ
タ法より孔内部でのカバレッジを改善する成膜方法であ
る。

【００８３】スパッタエッチクリーニング条件ガスＡｒ＝１００ｓｃｃｍ圧力０．４Ｐａエッチング時間１ｍｉｎＲＦＢｉａｓ１００Ｖ基板加熱温度２００℃

【００８４】ＴｉＬＤスパッタ条件ガスＡｒ＝１００ｓｃｃｍ圧力０．４ＰａＤＣＰｏｗｅｒ６ｋＷ基板加熱温度４００℃

【００８５】ＴｉＮＬＤスパッタ条件ガスＡｒ／Ｎ₂＝２０／７０ｓｃｃｍ圧力０．４ＰａＤＣＰｏｗｅｒ１２ｋＷ基板加熱温度４００℃

【００８６】Ａｌ−０．５％Ｃｕスパッタ条件ガスＡｒ＝１００ｓｃｃｍ圧力０．４ＰａＤＣＰｏｗｅｒ１５ｋＷ基板加熱温度４００℃

【００８７】次に、Ａｌ−０．５％Ｃｕ合金層１００を
成膜後、高圧の不活性ガス中で熱処理を行なってＡｌ−
０．５％Ｃｕ合金層１００を後述する条件でリフローさ
せ、ビアホール４５と配線溝４８の中に押し込んだ。そ
して、ＣＭＰによって、溝以外の部分に形成されたＡ
ｌ−０．５％Ｃｕ合金層とＴｉＮ／Ｔｉを全て除去した
（ＣＭＰ条件は、実施例１の工程（ホ）のＣｕ（＋Ｔ
ｉｎ／Ｔ）ＣＭＰ条件と同一である）。これにより、溝
配線１０１と接続プラグ１０２とを有する半導体装置が
得られた（図４（ホ−２））。

【００８８】以上の本実施例に従えば、配線材料自身の
微細加工をすることなく配線パターン（溝配線１０１）
を形成できる。即ち、接続孔（ビアホール４５）と配線
溝４８とを同時に埋め込むデュアルダマシン配線技術を
利用して半導体装置を製造することができる。しかも、
ビアホール（接続孔）と溝加工の際に、極端にアスペク
ト比の高い孔のエッチングや、段差上での微細レジスト
パターニングを避けることができる。

【００８９】特にＡｌ高圧リフローと、工程（ハ）に於
けるカバレッジの悪い絶縁膜としてＳｉＮを組合わせた
場合には、接続孔内部にＳｉＮのサイドウォールが薄く
形成されるため、孔内でのＡｌ酸化防止効果も期待でき
る。

【００９０】高圧リフロー条件Ａｒガス圧１０⁶Ｐａ以上加熱時間２ｍｉｎ基板加熱温度４５０℃

【００９１】

【発明の効果】本発明によれば、デュアルダマシン配線
技術を利用して半導体装置を製造する方法において、接
続孔と配線溝とを形成する際に、層間絶縁膜に極端にア
スペクト比の高い孔を開孔することと、大きな段差上で
レジストパターニングを行うこととを回避し、それによ
りエッチング工程とリソグラフィ工程への負担を軽減で
きる。従って、デュアルダマシン配線の実現により、半
導体装置の微細配線プロセスの低コスト化が可能とな
る。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の工程説明図で
ある。

【図２】本発明の半導体装置の製造方法の工程（ハ）の
別の態様の説明図である。

【図３】実施例１の製造工程図である。

【図４】実施例２の製造工程図である。

【図５】一般的な溝配線プロセスの工程図である（同図
（ａ）〜（ｄ））。

【図６】デュアルダマシン配線技術の概略説明図であ
る。

【図７】接続孔を配線溝に先だって形成するデュアルダ
マシン配線技術の概略説明図である。

【図８】配線溝を接続孔に先だって形成するデュアルダ
マシン配線技術の概略説明図である。

【符号の説明】

１基板、２第１の絶縁層、３接続孔、４
第２の絶縁層、５配線溝、６レジスト層、７
接続プラグ、８溝配線

Claims

【特許請求の範囲】

【請求項１】以下の工程（イ）〜（ホ）：（イ）基板上に第１の絶縁層を形成する工程；（ロ）第１の絶縁層に接続孔を形成する工程；（ハ）接続孔を形成した後に、第１の絶縁層上に第２の
絶縁層を更に形成する工程；（ニ）第２の絶縁層に配線溝を形成する工程；及び（ホ）接続孔と配線溝を同時に配線材料で埋め込む工
程；を有する半導体装置の製造方法において、工程（ハ）に
おける第２の絶縁層を形成する際に、工程（ロ）で形成
された接続孔の開口部を覆い且つ接続孔内にボイドを残
すことを特徴とする半導体装置の製造方法。
【請求項２】工程（ハ）において、第２の絶縁層が、
第１の絶縁層側から、エッチングストッパー層と非エッ
チングストッパー層との積層構造を有する請求項１記載
の半導体装置の製造方法。
【請求項３】エッチングストッパー層がＳｉＮ層であ
る請求項２記載の半導体装置の製造方法。
【請求項４】工程（イ）と（ロ）との間で、エッチン
グストッパー層を形成する請求項１記載の半導体装置の
製造方法。
【請求項５】エッチングストッパー層がＳｉＮ層であ
る請求項４記載の半導体装置の製造方法。