JP2008108892A - 半導体装置の配線形成方法及び配線 - Google Patents
半導体装置の配線形成方法及び配線 Download PDFInfo
- Publication number
- JP2008108892A JP2008108892A JP2006289982A JP2006289982A JP2008108892A JP 2008108892 A JP2008108892 A JP 2008108892A JP 2006289982 A JP2006289982 A JP 2006289982A JP 2006289982 A JP2006289982 A JP 2006289982A JP 2008108892 A JP2008108892 A JP 2008108892A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- interlayer insulating
- insulating film
- forming
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】 第1層間絶縁膜形成工程により、基板面10a上に第1層間絶縁膜12を形成し、ビア溝形成工程により、異方性エッチング法により、第1層間絶縁膜12を下層配線11に到達するまでエッチングして、ビア溝13を形成し、第2層間絶縁膜形成工程により、第1層間絶縁膜11及びビア溝13上に、第2層間絶縁膜14を形成し、配線溝形成工程により、異方性エッチング法により、第2層間絶縁膜14及び第1層間絶縁膜12をエッチングして、配線溝15をビア溝12と連結して形成し、配線形成工程により、ビア溝13及び配線溝15の内部に配線材料を充填し、ビア18及び上層配線19を形成することができる。
【選択図】 図2
Description
従来の配線形成方法を図6に示す。まず、図6(A)に示すように、下層配線111が形成された半導体基板110上に絶縁膜112を形成した後に、フォトリソグラフ法によりビア溝113のレジストパターンを形成し、このレジストパターンをマスクとして絶縁膜112をエッチングすることにより、ビア溝113が形成される。
次に、図6(B)に示すように、ビア溝113を覆って幅広に形成されたレジストパターンをマスクとして、絶縁膜112を下層配線111が露出するまでエッチングすることにより、配線溝115を形成し、ビア溝113と下層配線111とを連結させる。ここで、ビア溝113と下層配線111とが確実に連結するようにするために、通常、必要最小限のエッチング量を超えた量のオーバーエッチングを行う。
そして、図6(C)に示すように、ビア溝113及び配線溝115の内部に配線材料の拡散防止のためのバリア層116及びシード層117を形成した後に、配線材料を充填し、化学機械研磨法(CMP:Chemical Mechanical Polishing)などにより平坦化することにより、ビア118及び上層配線119が形成される。
これにより、例えば、厚さ1μmのビア118と厚さ1μmの上層配線119とが形成される。
しかし、従来の方法では、上層配線119を厚く形成するために、絶縁膜112を厚く形成した場合には、絶縁膜112の膜厚バラツキの増大や配線溝115を形成するためのエッチング量が多くなり、エッチングされる膜厚のばらつきが増大する。
そのため、ビア溝113と下層配線111とが確実に連結するようにするために、オーバーエッチング量を大きく設定する必要があるが、過度のオーバーエッチングを行うと、ビア118が薄くなりすぎて、上層配線119と下層配線111との間の絶縁膜の膜厚が薄くなり、リーク電流増加によるショート不良が生じるという問題があった。
ビア溝形成工程では、第1層間絶縁膜の膜厚分のビア溝が確実に形成されるため、第2層間絶縁膜形成工程において第2層間絶縁膜を形成した後に、配線溝形成工程において、エッチング量を第2層間絶縁膜の厚さより大きくなるように制御することにより、ビア溝を確実に下層配線に到達させることができる。
従って、所定の厚さを確保したビアを形成することができるため、過度のオーバーエッチングにより上層配線と下層配線との間の第1層間絶縁膜の膜厚が薄くなり過ぎることがないので、リーク電流増加によるショート不良が生じるおそれがない。
つまり、所定の厚さを確保したビアを形成可能で、かつ、膜厚が厚い配線を良好に形成することができる半導体装置の配線形成方法を実現することができる。
図1ないし図3は、配線形成方法を示す断面説明図である。図1(A)は、第1層間絶縁膜形成工程、図1(B)は、ビア溝形成工程を示す断面説明図である。図2(A)は、第2層間絶縁膜形成工程、図2(B)及び(C)は、配線溝形成工程を示す断面説明図である。図3は、配線形成工程を示す断面説明図である。図4は、本実施形態の配線形成方法による配線の変更例である。
なお、いずれの図においても、説明のために一部を拡大して誇張して示している。また、以下の説明において、ある層が他の層の上に存在すると記述される場合には、ある層が他の層の真上に存在する場合と、ある層と他の層との間に第3の層が介在される場合とを示す。
まず、図1(A)に示すように、基板面10a上に所定の下層配線11が形成された基板10を用意する。基板10としては、各種素子が形成されたシリコン基板、SOI(Silicon On Insulator)基板などを用いることができる。本実施形態では、下層配線11は、Cuにより形成されているが、Al、Moなど他の金属で形成してもよい。また、拡散防止のために、図示しないバリア層により覆ってもよい。
続いて、第1層間絶縁膜12の表面に公知のフォトリソグラフィ技術によりフォトレジスト塗布後、下層配線11と上層配線19を連結するビア溝13を形成する領域に相当するパターンで第1層間絶縁膜12の表面を一部露出させた所定形状のレジストパターンを形成する。
続いて、図1(B)に示すように、レジストパターンをマスクとして、第1層間絶縁膜12を深さ方向に異方性エッチングを行い、例えば、幅W1が1μmのビア溝13を形成する。異方性エッチングは、例えば、ドライエッチングにて、ガス組成、圧力、出力などの条件を適宜調整することにより行う。エッチングは、下層配線11に到達するまで、つまり、第1層間絶縁膜12の厚さ分だけ行う。この場合、下層配線11をエッチングストッパ層として作用させてもよい。これにより、底部がフラットで、エッチング量にばらつきのない第1層間絶縁膜12の膜厚t1のビア溝13が形成される。
ビア溝13を形成後に、公知の方法によりレジストパターンを除去する。
本実施形態では、層間絶縁膜をビア溝形成工程と後述する配線溝形成工程との2回に分けて形成するため、一度に厚い層間絶縁膜を形成する場合に比べて、ビア溝13のアスペクト比を小さくすることができ、幅が狭いビア溝13も容易に下層配線11に到達するように形成することができる。
続いて、図2(A)に示すように、ビア溝13を形成された第1層間絶縁膜12上に第2層間絶縁膜14を成膜する。第2層間絶縁膜14は、第1層間絶縁膜12と同じ厚さ、または、第1層間絶縁膜12より薄い厚さに形成されており、例えば、SiO2膜により厚さt2が2.5μmとなるように形成されている。ここで、第2層間絶縁膜14は、第1層間絶縁膜形成工程で例示した材料などにより第1層間絶縁膜12と異なる材料で形成してもよい。
第2層間絶縁膜14は、ビア溝13の底面にも形成され、ビア溝13の底部から深さ方向に膜厚t2分だけ堆積される。これにより、ビア溝13は、下層配線11から厚さt2分だけ上方に移動する。更に、第2層間絶縁膜14は内側面にも形成され、ビア溝13の内部に深さ方向に向かって内側に傾斜するスロープ部13aが形成される。
続いて、ビア溝形成工程と同様の手順で、第2層間絶縁膜14の表面にフォトレジスト塗布後、上層配線19を形成するための配線溝15を形成する領域に相当するパターンで第2層間絶縁膜14の表面を一部露出させた所定形状のレジストパターンを形成する。配線溝15のレジストパターンは、ビア溝13の形成領域を含み、ビア溝13より幅が広い溝状に形成される。
続いて、レジストパターンをマスクとして、第2層間絶縁膜14を深さ方向に異方性エッチングを行い、例えば、幅W2が1.5μmの配線溝15を形成する。異方性エッチングは、例えば、ドライエッチングにて、ガス組成、圧力、出力などの条件を適宜調整することにより行う。
ここで、異方性エッチングのエッチング量t3が、第2層間絶縁膜14の厚さt2より大きくなるように、例えば、5μmに制御する。
そして、図2(C)に示すように、ビア溝13は所定の厚さt4、ここでは、1μmの厚さを残し、エッチングが終了する。
これにより、第1及び第2層間絶縁膜12,14に、幅1.5μm、厚さ5μmの配線溝15が形成され、配線溝15の中央下部に連通して、第1層間絶縁膜12に、上端部の幅が1μm、下端部の幅が0.5〜0.8μmのスロープ部15aを有するビア溝13が形成される。
従って、エッチング量を、第2層間絶縁膜14の厚さt2より大きくなるように制御することにより、ビア溝13の底部を確実に下層配線11に到達させることができるとともに、所定の厚さt4のビア溝13を形成することができる。
配線溝15を形成後に、ビア溝13形成工程と同様にレジストパターンを除去する。
続いて、配線溝15及びビア溝13に、導電性の配線材料、例えば、Cuを埋め込んで、配線を形成する。
まず、配線溝15及びビア溝13の内壁に、配線材料(Cu)の第1及び第2層間絶縁膜12,14への拡散を防止するためのバリア層16を形成する。バリア層16として、PVD法、CVD法により形成されたTaN、TiNなどが用いられる。
次に、バリア層16の表面に、Cu埋込時に電極の役割をするシード層17を形成する。シード層17は、Cuのスパッタ等により形成する。
続いて、電解めっきにより配線溝15及びビア溝13に配線材料であるCuを充填し、第2層間絶縁膜14表面に残った余分なCuを化学機械的研磨(CMP:Chemical Mechanical Polishing)により除去し、平坦化する。
これにより、第1及び第2層間絶縁膜12,14に、幅1.5μm、厚さ5μmの上層配線19が形成され、上層配線19の中央下部に連通して、第1層間絶縁膜12に、上端部の幅が1μm、下端部の幅が0.5〜0.8μmのスロープ部を有するビアが形成される。
上層配線19を形成する配線材料として、Cu以外にも、例えば、Alを用いて、リフローなどにより配線溝15及びビア溝13に埋め込んで配線を形成することもできる。
ここで、上述した構造を有するビア18及び上層配線19は、上述した工程により形成されたものと推定できる。
(1)第1層間絶縁膜形成工程により、基板面10a上に第1層間絶縁膜12を形成し、ビア溝形成工程により、異方性エッチング法により、第1層間絶縁膜12を下層配線11に到達するまでエッチングして、ビア溝13を形成し、第2層間絶縁膜形成工程により、第1層間絶縁膜12及びビア溝13上に、第2層間絶縁膜14を形成し、配線溝形成工程により、異方性エッチング法により、第2層間絶縁膜14及び第1層間絶縁膜12をエッチングして、配線溝15をビア溝13と連結して形成し、第2層間絶縁膜形成工程及び配線溝形成工程を所定回数実施した後に、配線形成工程により、ビア溝13及び配線溝15の内部に配線材料を充填し、ビア18及び上層配線19を形成することができる。
ビア溝形成工程では、第1層間絶縁膜12の膜厚分のビア溝13が確実に形成されるため、第2層間絶縁膜形成工程において第2層間絶縁膜14を形成した後に、配線溝形成工程において、エッチング量を第2層間絶縁膜14の厚さより大きくなるように制御することにより、ビア溝13を確実に下層配線11に到達させることができる。
従って、所定の厚さを確保したビア18を形成することができるため、過度のオーバーエッチングにより上層配線19と下層配線11との間の第1層間絶縁膜12の膜厚が薄くなり過ぎることがないので、リーク電流増加によるショート不良が生じるおそれがない。
つまり、所定の厚さを確保したビア18を形成可能で、かつ、膜厚が厚い上層配線19を良好に形成することができる半導体装置の配線形成方法を実現することができる。
(1)ビア溝形成工程において、下層配線11をエッチングストッパ層として作用させたが、あらかじめ下層配線11の表面に、第1層間絶縁膜12に対するエッチング選択比が大きい物質、例えば窒化ケイ素(Si3N4)、または、炭化ケイ素(SiC)等によりエッチングストッパ層を形成しておいてもよい。この構成を用いた場合、配線形成工程前に、エッチングストッパ層をエッチングにより除去すればよい。
例えば、図4に示すように、最下層の第2層間絶縁膜14aを形成し、配線溝15を形成した後に、厚さ2μmの第2層間絶縁膜14b〜14eを1層ずつ積層し、1層積層する度に、第2層間絶縁膜形成工程と配線溝形成工程とを繰り返すことにより、配線溝15を積層形成する。このとき、上方に向かうにつれて、配線幅を広くすることができる。そして、4層を追加で積層した後に、配線形成工程に移行し、Cuを充填して、ビア18と厚さ13μmの厚い上層配線19とを形成することができる。
例えば、図5に示すように、上層配線19a及びビア18aを形成した後に、第1層間絶縁膜形成工程から配線形成工程に至る一連の工程を1回追加して行うことにより、上層配線19aの上にビア18b及び上層配線19bがこの順で積層された厚い配線を形成することができる。ここで、上層配線19aは、下層電極11よりも幅が広いので、ビア18bはビア18aより幅広に形成することができる。また、上層配線19bも上層配線19aより幅広に形成することができる。
10a 基板面
11 下層配線
12 第1層間絶縁膜
13 ビア溝
13a スロープ部
14 第2層間絶縁膜
15 配線溝
18 ビア
19 上層配線
Claims (4)
- 基板面に下層配線が形成された基板を用意し、前記基板面上に、第1層間絶縁膜を形成する第1層間絶縁膜形成工程と、
異方性エッチング法により、前記第1層間絶縁膜を前記下層配線に到達するまでエッチングして、前記下層配線と上層配線とを連結するビアを形成するためのビア溝を形成するビア溝形成工程と、
前記第1層間絶縁膜及び前記ビア溝上に、第2層間絶縁膜を形成する第2層間絶縁膜形成工程と、
異方性エッチング法により、前記第2層間絶縁膜及び第1層間絶縁膜をエッチングして、前記上層配線を形成するための配線溝を前記ビア溝と連結して形成する配線溝形成工程と、
前記第2層間絶縁膜形成工程及び配線溝形成工程を所定回数実施した後に、前記ビア溝及び前記配線溝の内部に配線材料を充填し、前記ビア及び前記上層配線を形成する配線形成工程と、を備えたことを特徴とする半導体装置の配線形成方法。 - 前記第2層間絶縁膜形成工程は、前記第2層間絶縁膜を、前記第1層間絶縁層と同じ厚さ、または、前記第1層間絶縁層より薄い厚さに形成することを特徴とする請求項1に記載の半導体装置の配線形成方法。
- 前記配線溝形成工程は、エッチング量が前記第2層間絶縁膜の厚さより大きくなるように、前記第2層間絶縁膜及び第1層間絶縁膜をエッチングすることを特徴とする請求項1または請求項2に記載の半導体装置の配線形成方法。
- 請求項1ないし請求項3のいずれか1つに記載の半導体装置の配線形成方法により形成される配線であって、
前記ビアは、前記下層配線に向かって幅が狭くなるように形成されたスロープ部を有する前記ビア溝により形成されたことを特徴とする半導体装置の配線。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006289982A JP2008108892A (ja) | 2006-10-25 | 2006-10-25 | 半導体装置の配線形成方法及び配線 |
US11/976,308 US7642653B2 (en) | 2006-10-24 | 2007-10-23 | Semiconductor device, wiring of semiconductor device, and method of forming wiring |
DE102007050610A DE102007050610A1 (de) | 2006-10-24 | 2007-10-23 | Halbleitervorrichtung, Verdrahtung einer Halbleitervorrichtung und Verfahren zum Bilden einer Verdrahtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006289982A JP2008108892A (ja) | 2006-10-25 | 2006-10-25 | 半導体装置の配線形成方法及び配線 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008108892A true JP2008108892A (ja) | 2008-05-08 |
Family
ID=39441999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006289982A Pending JP2008108892A (ja) | 2006-10-24 | 2006-10-25 | 半導体装置の配線形成方法及び配線 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008108892A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011039898A1 (ja) * | 2009-10-02 | 2011-04-07 | パナソニック株式会社 | 半導体装置の製造方法および半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10116904A (ja) * | 1996-10-11 | 1998-05-06 | Sony Corp | 半導体装置の製造方法 |
JPH10261707A (ja) * | 1997-03-18 | 1998-09-29 | Sony Corp | 半導体装置の製造方法 |
JP2000243836A (ja) * | 1999-02-22 | 2000-09-08 | Hyundai Electronics Ind Co Ltd | 半導体素子の配線形成方法 |
-
2006
- 2006-10-25 JP JP2006289982A patent/JP2008108892A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10116904A (ja) * | 1996-10-11 | 1998-05-06 | Sony Corp | 半導体装置の製造方法 |
JPH10261707A (ja) * | 1997-03-18 | 1998-09-29 | Sony Corp | 半導体装置の製造方法 |
JP2000243836A (ja) * | 1999-02-22 | 2000-09-08 | Hyundai Electronics Ind Co Ltd | 半導体素子の配線形成方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011039898A1 (ja) * | 2009-10-02 | 2011-04-07 | パナソニック株式会社 | 半導体装置の製造方法および半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6029802B2 (ja) | 集積回路用相互接続構造の製造方法 | |
US7786584B2 (en) | Through substrate via semiconductor components | |
WO2010035481A1 (ja) | 半導体装置および半導体装置の製造方法 | |
CN101355051B (zh) | 具有铜金属布线的半导体器件及其形成方法 | |
JP2010080774A (ja) | 半導体装置 | |
JP2008277437A (ja) | 半導体装置およびその製造方法 | |
JP2004095916A (ja) | 半導体装置及びその製造方法 | |
JP5047504B2 (ja) | ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法 | |
JP3461761B2 (ja) | 半導体装置の製造方法 | |
JP2006019401A (ja) | 半導体装置及びその製造方法 | |
JP2012134422A (ja) | 半導体装置及びその製造方法 | |
JP2008108892A (ja) | 半導体装置の配線形成方法及び配線 | |
KR100538380B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
JP4472286B2 (ja) | 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法 | |
KR100791694B1 (ko) | 듀얼 다마신을 이용한 금속 배선의 제조 방법 | |
JP5168265B2 (ja) | 半導体装置及びその製造方法 | |
JP5424551B2 (ja) | 半導体装置 | |
KR100475536B1 (ko) | 반도체 소자의 제조 방법 | |
KR100722137B1 (ko) | 반도체 소자의 제조 방법 | |
JP2003110017A (ja) | 半導体装置およびその製造方法 | |
KR100671558B1 (ko) | 반도체 소자의 금속 배선 형성방법 및 그 반도체 소자 | |
KR100789612B1 (ko) | 금속 배선 형성 방법 | |
KR100967199B1 (ko) | 반도체 소자 금속 배선 및 그의 제조 방법 | |
KR100628222B1 (ko) | 구리 다마신 형성 방법 | |
JP5382988B2 (ja) | 金属配線構造を形成する方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080608 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090128 |
|
A131 | Notification of reasons for refusal |
Effective date: 20101124 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101125 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110412 |