CN1314102C - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种半导体装置，具备设在基板(10)上的下层层间绝缘膜(11)、由沿着下层层间绝缘膜(11)的下层布线槽(13)的壁面形成的下层阻挡金属层(14)以及铜膜(15)构成的下层布线(16)、上层插头(22a)以及上层布线(22b)。上层插头(22a)贯通硅氮化膜(24)和下层布线(16)的铜膜(15)接触。下层布线(16)中设有埋入下层布线槽(13)的凹部(13a)中的多个凸部(16a)。由于在凸部(16a)中下层布线(16)中的空隙也被吸气，因此能缓和下层布线(16)与上层插头(22a)接触的部分中空隙的集中，并且抑制接触电阻的增大。这样，能够抑制在布线和其上方的插头的接触部分中因布线中的空隙被集中性吸气而导致的接触电阻增大。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种具备埋入层间绝缘膜内的嵌入式布线的半导体装置及其制造方法。
背景技术
近年来，在超高集成电路(ULSI：Ultra Large Scale Integrated-circuit)那样的集成度高的半导体装置中，要求信号传输高速化，同时还要求对因电力消耗增大而变得严重的电子迁移具有高的抗耐能力。作为满足这种要求的布线材料，以前使用了铝合金。最近，为了达到信号传播的更加高速化，因此采用电阻率低并且其抗电子迁移特性比铝合金还要高一个数量级的铜作为布线材料。
在这里，有两种特别适宜形成铜布线的加工方法，即单镶嵌(damascene)法和双镶嵌(damascene)法。单镶嵌法是反复进行向在层间绝缘膜上形成的连接孔内嵌入导体材料后，通过进行化学性机械研磨(Chemical Mechanical Polishing、以下记作CMP)除去层间绝缘膜上多余的布线材料形成插头的工序；和形成上层层间绝缘膜，向上层的层间绝缘膜上形成的布线槽内嵌入导体材料后，进行CMP形成和插头连接的布线的工序。另一方面，双镶嵌法是反复进行在一个层间绝缘膜上形成连接孔和与此连接孔重叠的布线槽，在该连接孔以及布线槽内同时嵌入布线材料后，进行CMP除去层间绝缘膜上多余的布线材料的工序。
通过使用镶嵌法，即使使用因干式蚀刻而较难形成图案的铜作为布线材料，也能容易地形成布线。特别是，双镶嵌法和单镶嵌法相比，优点在于布线材料的嵌入工序和之后的CMP工序分别进行一次就行(例如参照专利文件1、专利文件2)。
图14表示现有的使用双镶嵌法形成的具备布线层的半导体装置构造的截面图。
如图所示，现有的半导体装置具备：由多个晶体管等半导体元件(图中未画出)形成的基板110、设在基板110上方的下层层间绝缘膜111、下层层间绝缘膜111上形成的下层布线槽113、沿着下层布线槽113的壁面形成的下层阻挡金属层114、填埋下层布线槽113的铜膜115、设在下层层间绝缘膜111上的上层层间绝缘膜117、在上层层间绝缘膜117上形成的连接孔118及其上面的上层布线槽119、沿着连接孔118及其上面的上层布线槽119的壁面形成的上层阻挡金属层120、和填埋连接孔118及其上面的上层布线槽119的铜膜121。通过填埋到下层层间绝缘膜111上形成的下层布线槽113内的铜膜115以及下层阻挡金属层114，构成下层布线116。另一方面，在上层层间绝缘膜117上形成的上层布线槽119，在包括连接孔118的宽广区域上形成。并且上层阻挡金属层120以及铜膜121中被埋入连接孔118内的部分是上层插头122a，被埋入上层布线槽119内的部分是上层布线122b。
但是，在具有利用上述现有的镶嵌法等形成铜布线的半导体装置中，存在以下弊端。
如图14所示，下层布线116(铜膜115)中，特别是和上层插头122a接触的部分中，容易发生空隙(void)集中区域125。而且，在空隙集中区域125中显然电阻增大，因此导致下层布线116和上层插头122a之间的接触电阻过大。
这种形成空隙集中区域125的机理并没有完全搞清楚，但由于下层布线116的面积越大就越容易出现空隙集中区域125，因此在下层布线116中的和上层插头122a接触的部分上产生应力，利用该应力，可以推测出铜膜115中的空隙起因于在空隙集中区域125上集中性被吸气(gettering)。
专利文献1：特开2000-299376号公报；
专利文献2：特开2002-319617号公报。
发明内容
本发明的目的在于，提供一种半导体装置及其制造方法，能抑制下层布线中的和上层布线接触的部分发生空隙集中区域，并且抑制下层布线和上层布线的插头之间的接触电阻的增大。
本发明的第1半导体装置具备：下层布线，其设在下层层间绝缘膜上形成的下层布线槽内，并且底面、侧面以及上面中至少有一面上拥有凸部或凹部；上层插头，其贯通上层层间绝缘膜并和下层布线的一部分接触。
这样，由于下层布线的凸部或凹部也有空隙被吸气，因此能够抑制因下层布线和上层插头接触的部分空隙集中导致的接触电阻增大。
通过在下层布线槽的底面或侧面设置凹部或凸部，以及设置不规则形状的凹凸部，也能在下层布线设置与凹部、凸部、凹凸部对应的凸部或凹部。
下层布线由于包含用铜膜构成的部分，因此特别在使用铜膜时能灵活运用布线低电阻化的优点。
本发明的第2半导体装置具备：设在下层层间绝缘膜上形成的下层布线槽内的下层布线、覆盖下层布线的导体膜、和贯通上层层间绝缘膜并与导体膜的一部分接触的上层插头。
这样，下层布线中位于上层插头下方的部分，由于缓和了应力的集中，因此能抑制接触电阻的增大。
本发明的第3半导体装置具备：设在下层层间绝缘膜上形成的下层布线槽内，并被注入杂质的下层布线；和贯通上层层间绝缘膜并与下层布线的一部分接触的上层插头。
这样，由于下层布线中的杂质也有空隙被吸气，因此能够抑制因下层和上层插头接触的部分空隙集中导致的接触电阻增大。
本发明的第1半导体装置的制造方法是，在下层层间绝缘膜上形成壁面具有凹部或凸部的下层布线槽后，用导体材料填埋下层布线槽，形成拥有凸部或凹部的下层布线，然后再形成上层层间绝缘膜和上层插头的方法。
通过这种方法能很容易地得到第1半导体装置的构造。也就是说，很容易制造出能发挥缓和上层插头和下层布线接触的部分空隙集中这一效果的半导体装置。
作为形成壁面至少有一部分具有凹部的布线槽的方法有以下几种。一是通过使用蚀刻掩模的蚀刻，在下层布线槽的底面形成凹部或凸部的方法；二是蚀刻含有第2层的下层层间绝缘膜的侧面，使下层布线槽的侧面形成凹部或凸部的方法；三是在下层布线槽的侧面以及底面残留沉积膜的条件下蚀刻后，对下层布线槽露出的部分进行蚀刻，使下层布线槽的侧面以及底面形成不规则形状的凹凸部的方法。
本发明的第2半导体装置的制造方法是，填埋下层布线槽形成下层布线后，在下层布线槽上形成应力缓和用导体膜，然后形成上层层间绝缘膜和上层插头的方法。
通过这种方法很容易地得到第2半导体装置的构造。也就是说，很容易制造出能发挥缓和上层插头和下层布线接触的部分空隙集中这一效果的半导体装置。
本发明的第3半导体装置的制造方法是，在下层层间绝缘膜上形成下层布线槽后，用导体材料填埋下层布线槽形成下层布线，然后向下层布线中注入杂质离子，再形成上层层间绝缘膜和上层插头的方法。
通过这种方法很容易地得到第3半导体装置的构造。也就是说，很容易制造出能发挥缓和上层插头和下层布线接触的部分空隙集中这一效果的半导体装置。
通过本发明的半导体装置及其制造方法，能够通过缓和上层插头和下层布线接触的部分空隙集中，实现布线层中接触电阻的减小。
附图说明
图1表示第1实施方式的半导体装置结构的截面图。
图2(a)～(d)表示第1实施方式的半导体装置的制造工序前半部分的截面图以及平面图。
图3(a)～(c)表示第1实施方式的半导体装置的制造工序后半部分的截面图。
图4表示第2实施方式的半导体装置结构的截面图。
图5(a)～(d)表示第2实施方式的半导体装置的制造工序的截面图。
图6表示第3实施方式的半导体装置结构的截面图。
图7(a)～(d)表示第3实施方式的半导体装置的制造工序的截面图。
图8表示第4实施方式的半导体装置结构的截面图。
图9(a)～(d)表示第4实施方式的半导体装置的制造工序的截面图。
图10表示第5实施方式的半导体装置结构的截面图。
图11(a)～(d)表示第5实施方式的半导体装置的制造工序的截面图。
图12表示第6实施方式的半导体装置结构的截面图。
图13(a)～(c)表示第1实施方式的半导体装置的制造工序的截面图。
图14表示具备使用现有的双镶嵌法形成的布线层的半导体装置构造的截面图。
图中：10-基板，11-下层层间绝缘膜，11a-下部，11b-中部，11c-上部，13-下层布线槽，13a-凹部，13b-凹凸部，13c-凹部，14-下层阻挡金属层，15-铜膜，16-下层布线，16a-凸部，16b-凹凸部，16c-凸部，17-上层层间绝缘膜，18-连接孔，19-上层布线槽，20-上层阻挡金属层，21-铜膜，22a-上层插头，22b-上层布线，24-硅氮化膜，30-阻挡金属层，35-含Si铜膜，36-下层布线，Re-保护膜。
具体实施方式
(第1实施方式)
图1表示第1实施方式的半导体装置结构的截面图。如图1所示，本实施方式的半导体装置具备：由多个晶体管等半导体元件(图中未画出)形成的基板10、设在基板10上方的下层层间绝缘膜11、在下层层间绝缘膜11上形成的下层布线槽13、沿着下层布线槽13的壁面形成的下层阻挡金属层14、和下层阻挡金属层14一同填埋下层布线槽13的铜膜15、设在下层层间绝缘膜11以及铜膜15上的硅氮化膜24、硅氮化膜24上设置的上层层间绝缘膜17、在上层层间绝缘膜17上形成的连接孔18及其上面的上层布线槽19、沿着连接孔18及其上面的上层布线槽19的壁面形成的上层阻挡金属层20、和填埋连接孔18及其上面的上层布线槽19的铜膜21。通过填埋下层布线槽13的铜膜15以及下层阻挡金属层14，构成下层布线16。另一方面，在上层层间绝缘膜17上形成的上层布线槽19，在包括连接孔18的宽广区域上形成。并且上层阻挡金属层20以及铜膜21中被埋入连接孔18内的部分是上层插头22a，被埋入上层布线槽19内的部分是上层布线22b。上层插头22a贯通硅氮化膜24并和下层布线16的铜膜15接触。通过上述上层插头22a以及上层布线22b构成上层布线层22。
本实施方式的半导体装置的特征在于：在下层层间绝缘膜11上形成的下层布线槽13的下面不平坦，拥有多个凹部13a，下层布线16中存在着和这种凹部13a形状相对应的凸部16a。即使凹部13a或凸部16a只设立一处，也能发挥后面所述的效果。在本实施方式中，下层布线16的厚度比如是0.3μm，下层布线16的平面尺寸比如宽度是0.38μm，长度是1.5μm；凹部13a的深度例如是0.1μm，凹部13a的平面尺寸例如是0.2μm×0.2μm。上层插头22a的平面尺寸例如是0.2μm×0.2μm。研究发现在以往的构造中，下层布线槽13的宽幅在0.25μm以上，长度在1μm以上时，特别是在下层布线16中容易发生空隙集中区域。
另外，基板10中即使存在下侧的层间绝缘膜或布线层时，也能适用本实施方式。并且如图1中虚线部分所示，下层布线16的下方还设置着到达下侧的布线和半导体基板的插头。一般情况下，多个半导体装置设置3层以上的布线层，优选所有层上布线都拥有本实施方式所示的下层布线16的形状。
依据本实施方式的半导体装置，提供在下层布线16上设置凸部16a，凸部16a也有空隙被吸气(gettering)，因此可以防止下层布线16中和上层插头22a接触的区域集中性地空隙被吸气。这样凸部16a发挥空隙吸气机能的原因推测为由于凸部16a上发生的应力。
下面对本实施方式中半导体装置的制造方法进行说明。图2(a)～(d)表示本实施方式中半导体装置的制造工序前半部分的截面图以及平面图。图3(a)～(c)表示本实施方式中半导体装置的制造工序后半部分的截面图。图2(a)～(d)的左图表示半导体装置的截面图，右图表示半导体装置的平面图。
首先，图2(a)所示的工序中，在基板10上堆积由厚度约1μm的BPSG膜构成的下层层间绝缘膜11后，再通过周知的光刻以及干式蚀刻工序在下层层间绝缘膜11上形成下层布线槽13。这时，图2(a)的左图所示的下层布线槽13的深度D1约是0.3μm左右。另外，图2(a)的右图所示的下层布线槽13的尺寸L1是0.38μm，尺寸L2是1.5μm。
其次，图2(b)所示的工序中，通过光刻工艺在下层层间绝缘膜11上形成拥有多个开口部Hole的保护膜Re1。这时，图2(b)的右图所示的开口部Hole的平面尺寸L3、L4均约为0.2μm。
然后，图2(c)所示的工序中，通过干式蚀刻挖掉下层层间绝缘膜11中位于保护膜Re1开口部Hole下方的部分，在下层布线槽13的底面形成凹部13a。这时图2(c)的左图所示的凹部13a的深度D2例如是0.1μm。然后通过灰化(ashing)工序除去保护膜Re1。
另外，本实施方式以及后面所述第4实施方式的凹部13a是带底的凹部，当基板10的上面位于凹部13a垂直下方的部分没有露出导体材料时，凹部13a也可以贯穿下层层间绝缘膜11。
其次，图2(d)所示的工序中，例如在上层层间绝缘膜11上通过溅射法堆积了由厚度约50nm的TaN膜构成的下层阻挡金属层14后，通过溅射法、CVD法、电解电镀法等在下层阻挡金属层14上形成铜膜15直到它嵌入下层布线槽13中。使用电解电镀法时，形成由和布线材料(本实施方式是铜)同种材料构成的晶种(seed)层。TaN膜具有抑制铜原子扩散的机能。
其次，图3(a)所示的工序中，通过CMP法进行除去铜膜15以及下层阻挡金属层14的平坦化处理，直到下层层间绝缘膜11的上面露出为止。通过这样形成由铜膜15以及下层阻挡金属层14组成的下层布线16。并且在下层布线16的底面形成向下方突出的凸部16a。
其次，图3(b)所示的工序中，在下层层间绝缘膜11上形成厚度约0.2μm的硅氮化膜24，然后在硅氮化膜24上堆积由厚度约1μm的BPSG膜形成的上层层间绝缘膜17。再通过光刻以及干式蚀刻工序形成贯穿上层层间绝缘膜17并到达下层布线16的铜膜15的连接孔18后，进一步通过光刻以及干式蚀刻工序在包括上层层间绝缘膜17的连接孔18的区域上形成上层布线槽19。通过形成覆盖下层布线槽16的铜膜15的硅氮化膜24，能够防止铜膜15的氧化。
其次，图3(c)所示的工序中，例如通过溅射法，从连接孔18以及上层布线槽19的壁面经过上层层间绝缘膜17的上面，堆积由厚度约50nm的TaN构成的上层阻挡金属层20。接着通过溅射法、CVD法、电解电镀法等在上层阻挡金属层20上堆积铜膜21，直到连接孔18以及上层布线槽19被埋入为止。另外，使用电解电镀法时，由和布线材料(本实施方式是铜)同种的材料形成晶种层。
然后，通过CMP法，通过除去铜膜21以及上层阻挡金属层20，直到上层层间绝缘膜17的上面露出为止，从而得到如图1所示的半导体装置的构造。
依据本实施方式的半导体装置的制造方法，能够很容易地形成底面拥有凸部16a的下层布线16。并且，通过这种构造，由于凸部16a具有空隙吸气的机能，因此能够抑制在下层布线16(中的铜膜15)中的和上层插头22a接触的区域上由于空隙被集中性吸气，而导致的接触电阻增大。
另外，图2(b)、(c)所示的工序中，由于如果将格子状的保护膜Re1作为掩模进行蚀刻，下层层间绝缘膜11就形成格子状的凸部，因此下层布线16上会形成和这个凸部形状相仿的槽(凹部)。在这种情况下，也因下层布线层16的凹部发生的应力，空隙被吸气，因此能发挥和本实施方式相同的效果。在后面所述第4实施方式中也相同。
(第2实施方式)
图4表示第2实施方式的半导体装置结构的截面图。如图4所示，本实施方式的半导体装置具备：由多个晶体管等半导体元件(图中未画出)形成的基板10、设在基板10上方的下层层间绝缘膜11、下层层间绝缘膜11上形成的下层布线槽13、沿着下层布线槽13的壁面形成的下层阻挡金属层14、和填埋下层布线槽13的铜膜15、设在下层层间绝缘膜11以及铜膜15上的硅氮化膜24、硅氮化膜24上设置的上层层间绝缘膜17、在上层层间绝缘膜17上形成的连接孔18及其上面的上层布线槽19、沿着连接孔18及其上面的上层布线槽19的壁面形成的上层阻挡金属层20、和填埋连接孔18及其上面的上层布线槽19的铜膜21。通过填埋下层布线槽13的铜膜15以及下层阻挡金属层14，构成下层布线16。另一方面，在上层层间绝缘膜17上形成的上层布线槽19，在包括连接孔18的宽广区域上形成。并且上层阻挡金属层20以及铜膜21中被埋入连接孔18内的部分是上层插头22a，被埋入上层布线槽19内的部分是上层布线22b。上层插头22a贯通硅氮化膜24并和下层布线16的铜膜15接触。
本实施方式的半导体装置的特征在于：在下层层间绝缘膜11上形成的下层布线槽13的壁面(底面及侧面)不平坦，拥有不规则形状的凹凸部13b，下层布线16中存在着和这种凹凸部13b形状相对应的凹凸部16b。也就是说，下层布线槽13的凹凸部13b上存在许多凹部，下层布线16的凹凸部16b上存在许多凸部。这里所说的不规则形状指的是各个半导体装置的各布线形状各不相同，呈随机的形状。
本实施方式中下层布线16的厚度、平面尺寸也和第1实施方式相同。研究表明，按以往的构造下层布线槽13的宽幅在0.25μm以上，长度1μm以上，这种情况下在下层布线16中特别容易产生空隙集中区域。
另外，基板10中即使存在下侧的层间绝缘膜或布线层时，也能适用本实施方式。并且如图4中虚线部分所示，下层布线16的下方还设置着到达下侧的布线和半导体基板的插头。一般情况下，多个半导体装置设置3层以上的布线层，优选所有层上布线都拥有本实施方式所示的下层布线16的形状。
依据本实施方式的半导体装置，由于下层布线16上设置了凹凸部16b，凹凸部16b也有空隙被吸气，因此可以防止下层布线16中和上层插头22a接触的区域集中性地空隙被吸气。这样凹凸部16b发挥空隙吸气机能的原因推测为由于凹凸部16b上发生的应力。
下面对本实施方式中半导体装置的制造方法进行说明。图5(a)～(d)表示本实施方式中半导体装置的制造工序的截面图。
首先，图5(a)所示的工序中，在基板10上堆积由厚度约1μm的BPSG膜构成的下层层间绝缘膜11后，再通过周知的光刻工序形成保护膜Re2。然后将保护膜Re2作为掩模进行干式蚀刻，在下层层间绝缘膜11上形成下层布线槽13。这时，使用CF4和CHF3作为蚀刻气体，在气压133Pa，RF功率1kw的条件下进行干式蚀刻。这样干式蚀刻结束后，下层布线槽13的壁面上会残留不均匀堆积的碳氟化合物膜。另外，下层布线槽13的深度和平面尺寸和第1实施方式中图2(a)所示的工序相同即可。
其次，图5(b)所示的工序中，下层布线13的壁面上残存着拥有不均匀厚度的碳氟化合物膜，通过使用氟酸系的蚀刻液(HF、BHF)等进行湿式蚀刻，下层布线槽13的壁面形成凹凸部13b。另外也可以用氧气等离子体除去碳氟化合物膜(沉积膜)的一部分，使下层层间绝缘膜11的一部分露出之后，再氟酸系的蚀刻液进行湿式蚀刻。
其次，图5(c)所示的工序中，例如在上层层间绝缘膜11上通过溅射法堆积了由厚度约50nm的TaN膜构成的下层阻挡金属层14后，通过溅射法、CVD法、电解电镀法等在下层阻挡金属层14上形成铜膜15直到它嵌入下层布线槽13中。使用电解电镀法时，形成由和布线材料(本实施方式是铜)同种材料构成的晶种层。TaN膜具有抑制铜原子扩散的机能。
其次，图5(d)所示的工序中，通过CMP法除去铜膜15以及下层阻挡金属层14，直到下层层间绝缘膜11的上面露出为止。通过这样形成由铜膜15以及下层阻挡金属层14组成的下层布线16。并且在下层布线16的底面以及侧面形成不规则形状的凹凸部16b。
这里省略了之后的工序图示，通过进行和第1实施方式中图3(b)、(c)所示的工序同样的处理，就能得到图4所示的半导体装置构造。
依据本实施方式的半导体装置的制造方法，在下层布线槽13上形成凹凸部13b时，可以不用像第1实施方式那样追加光刻工序，也能很容易地形成底面拥有不规则形状凹凸部16b的下层布线16。而且，通过这个构造，由于凹凸部16b具有空隙吸气的机能，因此能够抑制因下层布线16(中的铜膜15)中和上层插头22a接触的部分空隙被集中性吸气，而导致的接触电阻增大。
(第3实施方式)
图6表示第3实施方式的半导体装置结构的截面图。如图6所示，本实施方式的半导体装置具备：由多个晶体管等半导体元件(图中未画出)形成的基板10、设在基板10上方的由蚀刻率较小的第1层11a、蚀刻率较大的第2层11b以及蚀刻率较小的第3层11c这三层构成的下层层间绝缘膜11、在下层层间绝缘膜11上形成的下层布线槽13、沿着下层布线槽13的壁面形成的下层阻挡金属层14、填埋下层布线槽13的铜膜15、设在下层层间绝缘膜11以及铜膜15上的硅氮化膜24、硅氮化膜24上设置的上层层间绝缘膜17、在上层层间绝缘膜17上形成的连接孔18及其上面的上层布线槽19、沿着连接孔18及其上面的上层布线槽19的壁面形成的上层阻挡金属层20、和填埋连接孔18及其上面的上层布线槽19的铜膜21。通过填埋下层布线槽13的铜膜15以及下层阻挡金属层14，构成下层布线16。另一方面，在上层层间绝缘膜17上形成的上层布线槽19，在包括连接孔18的宽广区域上形成。并且上层阻挡金属层20以及铜膜21中被埋入连接孔18内的部分是上层插头22a，被埋入上层布线槽19内的部分是上层布线22b。上层插头22a贯通硅氮化膜24并和下层布线16的铜膜15接触。
本实施方式的半导体装置的特征在于，在下层层间绝缘膜11上形成的下层布线槽13的侧面不平坦，第2层11b的侧面比第1层11a以及第3层11c还退后并生成凹部13c，下层布线16中存在着嵌入这个凹部13b中的凸部16c。本实施方式中下层布线16的厚度、平面尺寸也和第1实施方式相同。并且凸部16c的纵向尺寸约0.1μm，凸部16c的突出量约为0.1μm。研究表明，按以往的构造下层布线槽13的宽幅在0.25μm以上，长度1μm以上，这种情况下在下层布线16中特别容易产生空隙集中区域。
另外，基板10中即使存在下侧的层间绝缘膜或布线层时，也能适用本实施方式。并且如图6中虚线部分所示，下层布线16的下方还设置着到达下侧的布线和半导体基板的插头。一般情况下，多个半导体装置设置3层以上的布线层，优选所有层上布线都拥有本实施方式所示的下层布线16的形状。
依据本实施方式的半导体装置，由于下层布线16的侧面设置了凸部16c，凸部16c也有空隙被吸气，因此可以防止下层布线16中和上层插头22a接触的区域集中性地空隙被吸气。这样凸部16c发挥空隙吸气机能的原因推测为由于凸部16c上发生的应力。
另外，与本实施方式相反，当第2层11b由比第1层11a以及第3层11c的蚀刻率还小的绝缘性材料构成时，下层布线槽13的侧面上会形成凹部，这种情况也能够因凹部的周围发生应力而将空隙吸气，因此能发挥和本实施方式相同的效果。在后面所述的第4实施方式中也是同样的。
此外，由蚀刻率较大的材料构成的第2层11b上，未必一定设置蚀刻率小的第3层11c，也可以仅仅由第1层11a以及第2层11b构成上层层间绝缘膜11。这种情形下由于下层布线槽13的侧面形成凹部或凸部，下层布线上和这个凹部或凸部形状相仿的凸部或凹部上发生应力，因此也能发挥本实施方式的效果。在后面所述的第4实施方式中也是同样的。
下面对本实施方式中半导体装置的制造方法进行说明。图7(a)～(d)表示本实施方式中半导体装置的制造工序的截面图。
首先，图7(a)所示的工序中，基板10上堆积由厚度约0.8μm的PSG膜构成的下层层间绝缘膜11的第1层11a、由厚度约0.1μm的NSG膜构成的第2层11b，由厚度约0.1μm的PSG膜构成的第3层11c，然后，通过周知的光刻工序形成保护膜Re3。然后将保护膜Re3作为掩模进行干式蚀刻，在下层层间绝缘膜11上形成下层布线槽13。另外，下层布线槽13的深度和平面尺寸和第1实施方式中图2(a)所示的工序相同就可。
其次，图7(b)所示的工序中，通过使用氟酸系的蚀刻液(HF、BHF等)进行湿式蚀刻，下层布线槽13的壁面形成横向深度约0.1μm的凹部13c。也就是说，利用的是相对于氟酸系的蚀刻液，NSG的蚀刻率比PSG的蚀刻率要大这一点。
另外，作为下层层间绝缘膜11的第1层11a、第2层11b、第3层11c的材料组合，第1层11a以及第3层11c是SiO2膜，第2层11b是SiON膜，因此使用氟酸系的蚀刻液进行湿式蚀刻也可以。在后述的第4
实施方式中也同样。
其次，图7(c)所示的工序中，例如在上层层间绝缘膜11上通过溅射法堆积了由厚度约50nm的TaN膜形成的下层阻挡金属层14后，通过溅射法、CVD法、电解电镀法等在下层阻挡金属层14上形成铜膜15直到它嵌入下层布线槽13中。使用电解电镀法时，形成由和布线材料(本实施方式是铜)同种材料构成的晶种层。TaN膜具有抑制铜原子扩散的机能。
其次，图7(d)所示的工序中，通过CMP法除去铜膜15以及下层阻挡金属层14，直到下层层间绝缘膜11的上面露出为止。通过这样形成由铜膜15以及下层阻挡金属层14组成的下层布线16。并且在下层布线16的侧面形成向侧面突出的凸部16c。
这里省略了之后的工序图示，通过进行和第1实施方式中图3(b)、(c)所示的工序同样的处理，就能得到图6所示的半导体装置构造。
依据本实施方式的半导体装置的制造方法，在下层布线槽13上形成凹部13c时，可以不用像第1实施方式那样追加光刻工序，也能很容易地形成侧面拥有凸部16c的下层布线16。而且，通过这个构造，由于凸部16c具有空隙吸气的机能，因此能够抑制因下层布线16(中的铜膜15)中和上层插头22a接触的部分空隙被集中性吸气，而导致的接触电阻增大。
此外，本实施方式中的下层层间绝缘膜11虽然是由蚀刻率互不相同的2种绝缘膜构成的，也可以由3中以上的绝缘膜构成下层层间绝缘膜11。
(第4实施方式)
图8表示第4实施方式的半导体装置结构的截面图。如图8所示，本实施方式的半导体装置的基本构造和第1至第3实施方式相同，其特征在于它兼具第1实施方式和第3实施方式的特征。
也就是说，下层层间绝缘膜11上形成的下层布线槽13的下面不平坦，拥有多个凹部13a，下层布线16中存在着嵌入这个凹部13a中形状规则的凸部16a。凹部13a的深度例如是0.1μm，凹部13a的平面尺寸例如是0.2μm×0.2μm。
而且，下层层间绝缘膜11上形成的下层布线槽13的侧面不平坦，拥有凹部13c，下层布线16中存在着嵌入这个凹部13b中的凸部16c。并且凸部16c的纵向尺寸约0.1μm，凸部16c的突出量约为0.1μm。
本实施方式中下层布线16的厚度、平面尺寸也和第1实施方式相同。上层插头22a的平面尺寸例如是0.2μm×0.2μm。研究表明，按以往的构造下层布线槽13的宽幅在0.25μm以上，长度1μm以上，这种情况下在下层布线16中特别容易产生空隙集中区域。
另外，基板10中即使存在下侧的层间绝缘膜或布线层时，也能适用本实施方式。并且如图8中虚线部分所示，下层布线16的下方还设置着到达下侧的布线和半导体基板的插头。一般情况下，多个半导体装置设置3层以上的布线层，优选所有层上布线都拥有本实施方式所示的下层布线16的形状。
依据本实施方式的半导体装置，由于下层布线16的底面、侧面设置了凸部16a、16c，凸部16a、16c也有空隙被吸气，因此可以防止下层布线16中和上层插头22a接触的区域集中性地空隙被吸气。这和第1实施方式和第3实施方式的单独构造相比，能发挥更高的空隙吸气的分散机能。
下面对本实施方式中半导体装置的制造方法进行说明。图9(a)～(d)表示本实施方式中半导体装置的制造工序的截面图。
首先，在图9(a)所示的工序中，进行和第3实施方式中图7(a)、(b)所示的工序相同的处理，在下层层间绝缘膜11的下层布线槽13的侧面形成凹部13c。然后通过光刻在下层层间绝缘膜11上形成拥有多个开口部Hole的保护膜Re4。这时，开口部Hole的平面尺寸、个数，配置等如第1实施方式中图2(b)的左图以及右图所示。
其次，图9(b)所示的工序中，通过干式蚀刻挖掉下层层间绝缘膜11中位于保护膜Re4开口部Hole下方的部分，在下层布线槽13的底面形成凹部13a。这时凹部13a的深度和第1实施方式相同。
其次，图9(c)所示的工序中，通过灰化工序除去保护膜Re4后，例如在上层层间绝缘膜11上通过溅射法堆积了由厚度约50nm的TaN膜形成的下层阻挡金属层14后，通过溅射法、CVD法、电解电镀法等在下层阻挡金属层14上形成铜膜15直到它嵌入下层布线槽13中。使用电解电镀法时，形成由和布线材料(本实施方式是铜)同种材料构成的晶种层。TaN膜具有抑制铜原子扩散的机能。
接下来，图9(d)所示的工序中，通过CMP法除去铜膜15以及下层阻挡金属层14，直到下层层间绝缘膜11的上面露出为止。通过这样形成由铜膜15以及下层阻挡金属层14组成的下层布线16。并且在下层布线16的底面和侧面分别形成向下方、侧方突出的凸部16a、16c。
这里省略了之后的工序图示，通过进行和第1实施方式中图3(b)、(c)所示的工序同样的处理，就能得到图8所示的半导体装置构造。
依据本实施方式的半导体装置，能够很容易地形成底面和侧面分别拥有凸部16a、16c的下层布线16。并且通过这个构造，凸部16a、16c具有把空隙吸气的机能，因此能够更有效地抑制因下层布线16中和上层插头22a接触的区域集中性地空隙被吸气，导致的接触电阻增大。
(第5实施方式)
图10表示第5实施方式的半导体装置结构的截面图。如图10所示，本实施方式的半导体装置具备：由多个晶体管等半导体元件(图中未画出)形成的基板10、设在基板10上方的下层层间绝缘膜11、在下层层间绝缘膜11上形成的下层布线槽13、沿着下层布线槽13的壁面形成的下层阻挡金属层14、填埋下层布线槽13的铜膜15、在铜膜15上形成的阻挡金属层30、设在下层层间绝缘膜11以及阻挡金属层30上的上层层间绝缘膜17、在上层层间绝缘膜17上形成的连接孔18及其上面的上层布线槽19、沿着连接孔18及其上面的上层布线槽19的壁面形成的上层阻挡金属层20、和填埋连接孔18及其上面的上层布线槽19的铜膜21。通过填埋下层布线槽13的铜膜15以及下层阻挡金属层14，构成下层布线16。另一方面，在上层层间绝缘膜17上形成的上层布线槽19，在包括连接孔18的宽广区域上形成。并且上层阻挡金属层20以及铜膜21中被埋入连接孔18内的部分是上层插头22a，被埋入上层布线槽19内的部分是上层布线22b。另外，也可以和第1至第4实施方式一样，在下层层间绝缘膜11以及阻挡金属层30上形成硅氮化膜，硅氮化膜上形成上层层间绝缘膜17的结构。
在这里，本实施方式的半导体装置的特征在于，下层布线16的铜膜15和上层层间绝缘膜17以及上层插头22a之间设有阻挡金属层30，它是由厚度约50nm的TaN形成的应力缓和用导体膜。而且，阻挡金属层30在铜膜15上和下层层间绝缘膜11的上面平坦地形成。该阻挡金属层30具有防止下层布线16中的铜膜15被氧化的机能，还具有与铜膜15和上层插头22a接触的部分上的应力相关的机能。
本实施方式中下层布线16的厚度、平面尺寸也和第1实施方式相同。研究表明，按以往的构造下层布线槽13的宽幅在0.25μm以上，长度1μm以上，这种情况下在下层布线16中特别容易产生空隙集中区域。
另外，基板10中即使存在下侧的层间绝缘膜或布线层时，也能适用本实施方式。并且如图10中虚线部分所示，下层布线16的下方还设置着到达下侧的布线和半导体基板的插头。一般情况下，多个半导体装置设置3层以上的布线层，优选所有层上布线都拥有本实施方式所示的下层布线16的形状。
这样本实施方式的半导体装置通过设置覆盖下层布线16的铜膜15的阻挡金属层30，能局部缓和下层布线16和上层插头22a接触的部分上的应力，因此能防止下层布线16中和上层插头22a接触的区域集中性地空隙被吸气。
下面对本实施方式中半导体装置的制造方法进行说明。图11(a)～(d)表示本实施方式中半导体装置的制造工序的截面图。
首先，在图11(a)所示的工序中，进行和第2实施方式中图5(a)、(c)、(d)所示的工序基本相同的处理，形成下层层间绝缘膜11以及下层布线16。
其次，在图11(b)所示的工序中，通过周知的光刻工序形成保护膜Re5，它拥有使下层布线16的铜膜15的上面露出的开口部。并且，把保护膜Re5作为掩模，对铜膜15进行干式蚀刻，仅仅把铜膜15挖出50nm的深度。这时也可以同时挖出下层阻挡金属层14和下层层间绝缘膜11。
然后，在图11(c)所示的工序中，在下层布线16(下层阻挡金属层14以及铜膜15)以及下层层间绝缘膜11的上面，例如通过溅射法堆积由厚度约100nm的TaN膜构成的阻挡金属层30。
其次，在图11(d)所示的工序中，通过CMP法除去阻挡金属层30，直到露出下层层间绝缘膜11的上面为止。这样能够得到铜膜15上设有阻挡金属层30的构造。这里的阻挡金属层30只在图11(d)所示的工序中通过蚀刻被挖掉的区域上形成，主要在铜膜15上形成。
这里省略了之后的工序图示，通过进行和第1实施方式中图3(b)、(c)所示的工序同样的处理，就能得到图10所示的半导体装置构造。
依据本实施方式的半导体装置，能够很容易地得到铜膜15上设置有阻挡金属层30的构造。并且通过这个构造，能缓和下层布线16(中的铜膜15)和上层插头22a接触的部分的应力，因此能抑制因下层布线16(中的铜膜15)中和上层插头22a接触的区域集中性地空隙被吸气，导致的接触电阻增大。
另外，即使代替由TaN膜构成的阻挡金属层30，设置由不具备防止氧气通过机能的导体材料构成的应力缓和用导体膜，并在上面进一步形成硅氮化膜，也能发挥和本实施方式相同的效果。
(第6实施方式)
图12表示第6实施方式的半导体装置结构的截面图。如图12所示，本实施方式的半导体装置具备：由多个晶体管等半导体元件(图中未画出)形成的基板10、设在基板10上方的下层层间绝缘膜11、在下层层间绝缘膜11上形成的下层布线槽13、沿着下层布线槽13的壁面形成的下层阻挡金属层14、填埋下层布线槽13的含Si铜膜35、设在下层层间绝缘膜11以及含Si铜膜35上的硅氮化膜24、硅氮化膜24上设置的上层层间绝缘膜17、在上层层间绝缘膜17上形成的连接孔18及其上面的上层布线槽19、沿着连接孔18及其上面的上层布线槽19的壁面形成的上层阻挡金属层20、和填埋连接孔18及其上面的上层布线槽19的铜膜21。通过填埋下层布线槽13的含Si铜膜35以及下层阻挡金属层14，构成下层布线36。另一方面，在上层层间绝缘膜17上形成的上层布线槽19，在包括连接孔18的宽广区域上形成。并且上层阻挡金属层20以及铜膜21中被埋入连接孔18内的部分是上层插头22a，被埋入上层布线槽19内的部分是上层布线22b。上层插头22a贯通硅氮化膜24并和下层布线16的含Si铜膜35接触。
本实施方式的半导体装置的特征在于，下层布线36具有含Si铜膜35。在本实施方式中下层布线36的厚度、平面尺寸也和第1实施方式相同。
另外，基板10中即使存在下侧的层间绝缘膜或布线层时，也能适用本实施方式。并且如图10中虚线部分所示，下层布线36的下方还设置着到达下侧的布线和半导体基板的插头。一般情况下，多个半导体装置设置3层以上的布线层，优选所有层上布线都拥有本实施方式所示的下层布线36的形状。
依据本实施方式的半导体装置，由于下层布线36上设置了含Si铜膜35，下层布线36中的含Si铜膜35也有空隙被吸气，因此可以防止下层布线36中和上层插头22a接触的区域集中性地空隙被吸气。
下面对本实施方式中半导体装置的制造方法进行说明。图13(a)～(c)表示本实施方式中半导体装置的制造工序的截面图。
首先，在图13(a)所示的工序中，进行和第2实施方式中图5(a)、(c)、(d)所示的工序基本相同的处理，形成下层层间绝缘膜11、下层阻挡金属层14以及铜膜15。
其次，在图13(b)所示的工序中，通过周知的光刻工序形成保护膜Re6，它拥有使铜膜15的上面露出的开口部。并且，把保护膜Re6作为掩模，通过向铜膜15注入硅离子(Si+)，形成含Si铜膜35。这时注入硅离子(Si+)的条件是，如果在注入能量是180keV～250keV，剂量是1×1014cm-2。如果在注入能量是180keV的情况下，Si原子的注入深度是0.10μm。如果注入能量是250keV，Si原子的侵入深度是0.15μm。另外，剂量是1×1014cm-2时，铜膜中Si原子的数量约是1×1019个/cm3(原子浓度约为0.01％)。
这里，也可以同时向下层阻挡金属层的一部分注入硅离子，相反也可以在一部分铜膜15中不注入硅离子。
其次，在图13(c)所示的工序中，通过灰化除去保护膜Re6。这样得到拥有含Si铜膜35的下层布线36。
这里省略了之后的工序图示，通过进行和第1实施方式中图3(b)、(c)所示的工序同样的处理，就能得到图12所示的半导体装置构造。
依据本实施方式的半导体装置，能够很容易地形成拥有含Si铜膜35的下层布线36。并且通过这个构造，含Si铜膜35中的硅也具有把空隙吸气的机能，因此能抑制因下层布线36(中的含Si铜膜35)中和上层插头22a接触的区域集中性地空隙被吸气，导致的接触电阻增大。
另外，在图13(b)所示的工序中，取代Si，向铜膜15中注入具有把空隙吸气机能的其他杂质(例如Ge、C、Al、Ta、Ti、W、Ni、Co等)，也能发挥和本实施方式同样的效果。
(各实施方式的变形例)
上述各实施方式是由铜膜构成下层布线16(或36)以及上层布线槽22的主要部分，即使设置以多晶硅膜、铝膜、铝合金膜、钨膜等铜以外的导电性材料形成的膜为主要部分的布线，也能发挥和上述各实施方式相同的效果。
取代上述各实施方式中的硅氮化膜24，也可以使用SiON膜、SiOF膜、SiC膜、SiCF膜等。另外，下层布线几乎都没有被氧化的可能或即使被氧化也没有不合适的情况下，就没有必要设置硅氮化膜或和它相当的材料。
另外，即使当下层布线槽的壁面不设置凹部时，在下层布线的上面设置凸部，这个部分也会发生应力，因此能发挥本发明的基本效果，即分散空隙的效果。

Claims (9)

1、一种半导体装置，其特征在于，具备：
设有半导体元件的基板；
设置在所述基板上方的下层层间绝缘膜；
设置在所述下层层间绝缘膜上的下层布线槽；
设置在所述下层布线槽内，并且在侧面、底面、上面之中至少一面上具有凸部或凹部的下层布线；
在所述下层层间绝缘膜以及下层布线的上方设置的上层层间绝缘膜；和
贯通所述上层层间绝缘膜并和所述下层布线的一部分接触的上层插头。
2、根据权利要求1所述的半导体装置，其特征在于，
在所述下层布线槽的底面设置有凹部或凸部。
3、根据权利要求1所述的半导体装置，其特征在于，
在所述下层布线槽的侧面设置有凹部或凸部。
4、根据权利要求1所述的半导体装置，其特征在于，
在所述下层布线槽的壁面设置有不规则形状的凹凸部。
5、根据权利要求1～4中任一项所述的半导体装置，其特征在于，
所述下层布线包含由铜膜构成的部分。
6、一种半导体装置的制造方法，其特征在于，包括：
在设有半导体元件的基板上形成下层层间绝缘膜的工序(a)；
在所述下层层间绝缘膜上形成其壁面具有凹部或凸部的布线槽的工序(b)；
用导体材料填埋所述下层布线槽，形成具有与所述凹部相仿形状或具有与所述凸部相仿形状的下层布线的工序(c)；
在所述下层层间绝缘膜以及下层布线上方形成上层层间绝缘膜的工序(d)；和
形成贯通所述上层层间绝缘膜并和所述下层布线的一部分接触的上层插头的工序(e)。
7、根据权利要求6所述的半导体装置的制造方法，其特征在于，
所述工序(b)包括：
在所述下层层间绝缘膜上形成下层布线槽的侧面以及底面的工序；和
通过使用在所述下层布线槽的底面上具有开口部的蚀刻掩模对所述下层层间绝缘膜进行蚀刻，在下层布线槽的底面的所述开口部上露出的区域上形成凹部的工序。
8、根据权利要求6或7所述的半导体装置的制造方法，其特征在于，
在所述工序(a)中，作为所述下层层间绝缘膜，依次堆积第1层、由与该第1层蚀刻率不同的绝缘材料形成的第2层；
在所述工序(b)中，使所述第2层在所述布线槽的侧面露出；同时
所述工序(c)具有，对所述下层层间绝缘膜的侧面蚀刻，在下层布线槽的侧面露出所述第2层的区域上形成凹部或凸部的工序。
9、根据权利要求6所述的半导体装置的制造方法，其特征在于，
所述工序(b)包括：
在所述下层层间绝缘膜上，通过以在其上面残留沉积膜的条件进行蚀刻，形成下层布线槽的侧面以及底面的工序；和在
在所述下层布线槽的侧面以及底面残留所述沉积膜的状态下，通过对所述下层层间绝缘膜在下层布线槽露出的部分进行蚀刻，在下层布线槽的侧面以及底面形成不规则形状凹凸部的工序。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100468695C (zh) * 2006-12-04 2009-03-11 中芯国际集成电路制造(上海)有限公司 改善多晶硅缺陷的方法
JP5154789B2 (ja) * 2006-12-21 2013-02-27 ルネサスエレクトロニクス株式会社 半導体装置並びに半導体装置の製造方法
JP4675393B2 (ja) * 2008-05-12 2011-04-20 パナソニック株式会社 半導体装置および半導体装置の製造方法
JP2010135432A (ja) * 2008-12-02 2010-06-17 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP5640438B2 (ja) * 2010-04-15 2014-12-17 富士通セミコンダクター株式会社 半導体装置
US8525343B2 (en) * 2010-09-28 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with through-silicon via (TSV) and method of forming the same
US8173539B1 (en) * 2011-04-12 2012-05-08 Nanya Technology Corporation Method for fabricating metal redistribution layer
US10217644B2 (en) * 2012-07-24 2019-02-26 Infineon Technologies Ag Production of adhesion structures in dielectric layers using photoprocess technology and devices incorporating adhesion structures
CN105439079A (zh) * 2014-08-18 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制备方法、电子装置
JP7077734B2 (ja) * 2018-04-09 2022-05-31 大日本印刷株式会社 構造体、およびその製造方法
US10468491B1 (en) 2018-07-03 2019-11-05 International Business Machines Corporation Low resistance contact for transistors
US20210043500A1 (en) * 2019-08-07 2021-02-11 Intel Corporation Multi-height interconnect trenches for resistance and capacitance optimization

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1229274A (zh) * 1998-02-20 1999-09-22 日本电气株式会社 制造半导体器件的方法
JP2000299376A (ja) * 1999-04-14 2000-10-24 Sony Corp 半導体装置及び半導体装置の製造方法
JP2002217195A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002319617A (ja) * 2001-04-24 2002-10-31 Mitsubishi Electric Corp 半導体装置及びその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4744858A (en) * 1985-03-11 1988-05-17 Texas Instruments Incorporated Integrated circuit metallization with reduced electromigration
US6268291B1 (en) * 1995-12-29 2001-07-31 International Business Machines Corporation Method for forming electromigration-resistant structures by doping
JP3119188B2 (ja) * 1997-01-28 2000-12-18 日本電気株式会社 半導体装置
US6437441B1 (en) * 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
TW359884B (en) * 1998-01-07 1999-06-01 Nanya Technology Co Ltd Multi-level interconnects with I-plug and production process therefor
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
KR100385042B1 (ko) * 1998-12-03 2003-06-18 인터내셔널 비지네스 머신즈 코포레이션 내 일렉트로 마이그레이션의 구조물을 도핑으로 형성하는 방법
JP3910752B2 (ja) * 1999-03-23 2007-04-25 株式会社東芝 半導体装置の製造方法
JP2001044196A (ja) * 1999-07-30 2001-02-16 Fujitsu Ltd 半導体装置
US6251806B1 (en) * 1999-08-12 2001-06-26 Industrial Technology Research Institute Method to improve the roughness of metal deposition on low-k material
JP3602393B2 (ja) * 1999-12-28 2004-12-15 Ｎｅｃエレクトロニクス株式会社 化学的機械的研磨用スラリー
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100365641B1 (ko) * 2000-07-29 2002-12-26 삼성전자 주식회사 배선에 의한 기생 용량을 줄일 수 있는 반도체 장치 및 그형성방법
US6696358B2 (en) * 2001-01-23 2004-02-24 Honeywell International Inc. Viscous protective overlayers for planarization of integrated circuits
KR100385227B1 (ko) * 2001-02-12 2003-05-27 삼성전자주식회사 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법
JP2002299280A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置
US6534397B1 (en) * 2001-07-13 2003-03-18 Advanced Micro Devices, Inc. Pre-treatment of low-k dielectric for prevention of photoresist poisoning
TWI240352B (en) * 2001-08-03 2005-09-21 Winbond Electronics Corp Integrated circuit device of high Q MIM capacitor and manufacturing process thereof
US20030118798A1 (en) * 2001-12-25 2003-06-26 Nec Electronics Corporation Copper interconnection and the method for fabricating the same
JP2003257979A (ja) * 2001-12-25 2003-09-12 Nec Electronics Corp 銅配線構造およびその製造方法
US6528409B1 (en) * 2002-04-29 2003-03-04 Advanced Micro Devices, Inc. Interconnect structure formed in porous dielectric material with minimized degradation and electromigration
US7268075B2 (en) * 2003-05-16 2007-09-11 Intel Corporation Method to reduce the copper line roughness for increased electrical conductivity of narrow interconnects (<100nm)
JP2005026454A (ja) * 2003-07-02 2005-01-27 Toshiba Corp 容量素子、半導体集積回路及びこれらの製造方法
US7052990B2 (en) * 2003-09-03 2006-05-30 Infineon Technologies Ag Sealed pores in low-k material damascene conductive structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1229274A (zh) * 1998-02-20 1999-09-22 日本电气株式会社 制造半导体器件的方法
JP2000299376A (ja) * 1999-04-14 2000-10-24 Sony Corp 半導体装置及び半導体装置の製造方法
JP2002217195A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002319617A (ja) * 2001-04-24 2002-10-31 Mitsubishi Electric Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US7265450B2 (en) 2007-09-04
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