JP5154789B2 - 半導体装置並びに半導体装置の製造方法 - Google Patents
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Description
層間絶縁膜に関しては、近年では比誘電率を2程度まで下げるために多孔質低誘電率材料が検討されている。
非特許文献2には、多孔質層間膜からの脱ガスによりバリアメタルが酸化するのを防止するために、ダミーパターンを設ける技術が開示されている。
特許文献1には、多孔質の低誘電率材料の空孔に起因する表面の凹凸によりバリアメタルが薄膜化して信頼性が劣化するのを防止するために、多孔質の低誘電率材料とバリアメタルの間に高密度の誘電率材料を堆積する技術が開示されている。
ここで、Cuめっきの成膜速度は凹部の間口付近と凹部の底部で高いため、間口がめっきにより塞がる前に底部からのめっきが間口に到達すれば、ボイドの無いCuめっき埋め込みが達成できる。したがって、凹部の間口が広い方がボイドの無い埋め込みを容易に達成できることとなり、微細化に伴いCuシードは薄膜化傾向にある。
近年ではCuシードを堆積せずにバリアメタルをシードとしてバリアメタル上に直接Cuめっきをすることが検討されている。
特許文献4には、絶縁膜側から酸化して導電性のある金属(Ru等)のC、N、Si化合物、遷移層、酸化して導電性のある金属からなるバリアメタルを用いる技術が開示されている。
特許文献5には、絶縁膜側から酸化して導電性のある金属(Ru等)の酸化物、遷移層、金属からなるバリアメタルを用いる技術が開示されている。
特許文献6には、特許文献5の構造において機械強度不足を改善するために遷移層の弾性率を金属酸化物より大きくする技術が開示されている。
N. Ohashi, K.Misawa, S. Sone, H. Shin, K. Inukai,E. Soda, S. Kondo, A. Furuya, H. Okamura, S. Ogawa,N. Kobayashi, "Robust porous MSQ (k=2.3, E=12 GPa)for low-temperature (<350 degrees C) Cu/low-k integration using ArF resist mask process", Proceedings of IEEEInternational Electron Devices Meeting 2003, pp. 35.5.1-35.5.4. N. Matsunaga, N.Nakamura, K. Higashi, H. Yamaguchi, T. Watanabe, K. Akiyama, S. Nakao, K. Fujita, H. Miyajima, S.Omoto, A. Sakata, T. Katata, Y. Kagawa, H. Kawashima,Y. Enomoto, T. Hasegawa, H. Shibata, "BEOLprocess integration technology for 45 nm node porous low-k/copperinterconnects", Proceedings of the IEEE 2005 International InterconnectTechnology Conference, pp. 6-8.
図1は、本実施形態の半導体装置の配線層の一部を示した断面図である。
凹部30の底部の直下に存在する下層配線100の表面の酸素濃度は1%以下である。
凹部30の内壁とは、凹部の内部のうち底部を除く部分をいう。
Mは、Ruに限られず、イリジウム(Ir)、タンタル(Ta)、チタニウム(Ti)、タングステン(W)等の他の材料を少なくとも一つ含む金属でもよい。MOxには、成膜原料などに起因して炭素(C)などが混入していてもよい。
誘電体膜70は、SiCN膜等を用いることができる。
図6は、Cuによる上層配線と下層配線の界面での酸素濃度の測定時の断面を表している。図中(1)、(2)に点O(白丸)で示した位置における酸素濃度の測定が行われた。図7は、Cuによる上層配線と下層配線の界面での酸素濃度の測定結果を示している。上層と下層の剥がれがない場合(図6(a)、図7(a))、酸素は検出されないが、上層と下層の剥がれが生じた場合(図6(b)、図7(b))、4〜5%の酸素が検出されている。
こうすることにより下層配線100の酸化に起因する半導体装置全体の電気特性や信頼性の劣化を防止できる。
工程1:基板上に、下層配線100を含む第2の誘電体多層膜80と、前記第2の誘電体多層膜80上に第1の誘電体多層膜20を形成する工程、
工程2:第1の誘電体多層膜20を貫通する凹部30を形成する工程、
工程3:第1の誘電体多層膜20上及び凹部30の内部に、実質的に酸素を含まない誘電体膜70を形成する工程、
工程4:凹部30の内部及び外部に渡る実質的に酸素を含まない誘電体膜70上に、酸化雰囲気により反応性成膜法にて金属Mと酸素を主成分とするMOx膜40を形成する工程、
工程5:凹部30の底部に形成された誘電体膜70およびMOx膜40を除去する工程、
工程6:凹部30の内部及び外部に渡るMOx膜40上及び凹部30の底部にMを主成分とするM膜50を形成する工程、
工程7:凹部30の底部に形成されたM膜50を除去する工程、
工程8:凹部30の内部及び外部に渡るM膜50上及び凹部30を埋設するようにCuを主成分とする導電体60を形成する工程、
工程9:凹部30の外部にある、MOx膜40、M膜50、誘電体膜70及び導電体60を除去する工程。
まず図4(a)に示したように、基板上に、下層配線100を含む第2の誘電体多層膜80と、第1の誘電体多層膜20を順に積層し(工程1)、第1の誘電体多層膜20を貫通する凹部30を形成する(工程2)。第1の誘電体多層膜20上及び凹部30の内部に、実質的に酸素を含まない誘電体膜70を形成する(工程3)。
成膜温度を−50℃以上150℃以下とすることで基板の酸化が抑制される。また、成膜による下層配線100の酸化を防ぎ、半導体装置の電気特性や信頼性が劣化するという問題を解決できる。
こうすることにより凹部30の底部に露出した下層配線100上に形成された酸化物110を還元雰囲気等にすることにより還元処理される。さらに、下層配線の表面の酸素濃度を1%以下とすることができ、密着性が改善できる。こうすることにより、配線抵抗を低減し、半導体装置の信頼性が高まる。
こうすることにより、凹部30の底部に露出した下層配線100は還元雰囲気にすることにより還元処理される。さらに、下層配線100の表面の酸素濃度を1%以下とすることができ、密着性が改善され、配線抵抗が低減し、半導体装置の信頼性が高まる。
以上の工程により図1に示した本発明の最良の形態を得ることができる。
還元雰囲気はH2単独でなくても、H2、NH3及びSiH4の少なくともいずれか一つのガスを含んだものでも同様の効果を得ることができる。
図2は、本実施形態の半導体装置の配線層の一部を示した断面図である。
凹部30の底部の直下に存在する下層配線100の表面の酸素濃度は1%以下である。
第一の実施形態と異なり、誘電体膜70が設けられていない。
図3は、本実施形態の半導体装置の配線層の一部を示した断面図である。
凹部30の底部の直下に存在する下層配線100の表面の酸素濃度は1%以下である。
第一の実施形態とは異なり、M膜50が第2の誘電体多層膜80中に存在する下層配線100と導電体60との間に設けられている。M膜50が、凹部30の底部に形成されている。
工程1:基板上に、下層配線100を含む第2の誘電体多層膜80と、前記第2の誘電体多層膜80上に第1の誘電体多層膜20を形成する工程、
工程2:第1の誘電体多層膜20を貫通する凹部30を形成する工程、
工程3:第1の誘電体多層膜20上及び凹部30の内部に、酸化雰囲気により反応性成膜法にて金属Mと酸素を主成分とするMOx膜40を形成する工程、
工程5:凹部30の底部に形成されたMOx膜40を除去する工程、
工程6:凹部30の内部及び外部に渡るMOx膜40上及び凹部30の底部にMを主成分とするM膜50を形成する工程、
工程7:凹部30の内部及び外部に渡るM膜50上及び凹部30を埋設するようにCuを主成分とする導電体60を形成する工程、
工程8:凹部30の外部にある、MOx膜40、M膜50及び導電体60を除去する工程。
図5(a)〜(b)に示す工程1〜工程5は、第一の実施形態と共通であるから、説明を省略する。
上記の工程により図3に示した本発明の実施の形態を得ることができる。
20 第1の誘電体多層膜
30 凹部
40 MOx膜
50 M膜
60 Cuを主成分とする導電体
70 誘電体膜
80 第2の誘電体多層膜
90 バリアメタル層
100 下層配線
110 酸化物
Claims (14)
- 基板上に形成され、配線を含む第2の誘電体多層膜と、
前記第2の誘電体多層膜上に形成され、凹部を有する第1の誘電体多層膜と、
前記凹部の内壁に形成された金属Mと酸素を主成分とするMOx膜と、
前記凹部の内部において前記MOx膜上に形成された前記Mを主成分とするM膜と、
前記凹部の内部において前記M膜上に形成された前記凹部を埋設するCuを主成分とする導電体と、
を有し、
前記凹部の底部の直下に存在する前記配線表面の酸素濃度が1%以下であり、
前記M膜は、前記配線と接していることを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1の誘電体多層膜と前記MOx膜との間に実質的に酸素を含まない誘電体膜を有することを特徴とする半導体装置。 - 請求項1及び2に記載の半導体装置であって、
前記M膜が前記凹部の底部に形成されていること
を特徴とする半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置であって、
前記MがRuであること
を特徴とする半導体装置。 - 基板上に、配線を含む第2の誘電体多層膜と、前記第2の誘電体多層膜上に第1の誘電体多層膜を形成する工程と、
前記第1の誘電体多層膜を貫通する凹部を形成する工程と、
前記第1の誘電体多層膜上及び前記凹部の内部に、酸化雰囲気により反応性成膜法にて金属Mと酸素を主成分とするMOx膜を形成する工程と、
前記凹部の底部に形成された前記MOx膜を除去する工程と、
前記凹部の内部及び外部に渡る前記MOx膜上及び前記凹部の底部に前記Mを主成分とするM膜を形成する工程と、
前記凹部の内部及び外部に渡る前記M膜上及び前記凹部を埋設するようにCuを主成分とする導電体を形成する工程と、
前記凹部の外部にある、前記MOx膜、前記M膜及び前記導電体を除去する工程と、
を含み、
MOx膜を形成する前記工程の後であって、M膜を形成する前記工程の前において、前記凹部の底部の直下に存在する前記配線を還元雰囲気にすることにより還元処理する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法において、
前記凹部を形成する工程後であって、前記MOx膜を形成する工程の前に、前記第1の誘電体多層膜上及び前記凹部の内部に、実質的に酸素を含まない誘電体膜を形成する工程と、
前記誘電体膜を形成する工程後に、前記凹部の底部に形成された前記誘電体膜を除去する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。 - 請求項5及び6に記載の半導体装置の製造方法において、
前記凹部の底部に形成された前記M膜を除去する工程
をさらに含むことを特徴とする半導体装置の製造方法。 - 請求項5乃至7いずれかに記載の半導体装置の製造方法において、
前記MOx膜を−50℃以上150℃以下の成膜温度で成膜すること
を特徴とする半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法において、
還元雰囲気にすることにより還元処理する前記工程が、MOx膜を除去する前記工程後、M膜を形成する前記工程前に実施されることを特徴とする半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法であって、
M膜を形成する前記工程を還元雰囲気にすることにより前記凹部の底部の直下に存在する前記配線を還元処理することを特徴とする半導体装置の製造方法。 - 請求項5乃至10いずれかに記載の半導体装置の製造方法であって、
前記還元雰囲気は、H2、SiH4及びNH3のうち少なくともいずれか一つのガスを含むことを特徴とする半導体装置の製造方法。 - 請求項5乃至11いずれかに記載の半導体装置の製造方法であって、
前記酸化雰囲気は、O2、O3、H2O、−OH基を含む有機化合物及びN2Oのうち少なくともいずれか一つのガスを含むことを特徴とする半導体装置の製造方法。 - 請求項5乃至12いずれかに記載の半導体装置の製造方法であって、
真空を維持したまま前記MOx膜を除去する工程から前記M膜を形成する工程を連続的に実施することを特徴とする半導体装置の製造方法。 - 請求項5乃至13いずれかに記載の半導体装置の製造方法であって、
前記MがRuであること
を特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006345073A JP5154789B2 (ja) | 2006-12-21 | 2006-12-21 | 半導体装置並びに半導体装置の製造方法 |
CN2007101600722A CN101207107B (zh) | 2006-12-21 | 2007-12-21 | 半导体器件及其制造方法 |
US11/962,154 US7728434B2 (en) | 2006-12-21 | 2007-12-21 | Semiconductor device and method of manufacturing the same |
US12/758,432 US7883935B2 (en) | 2006-12-21 | 2010-04-12 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006345073A JP5154789B2 (ja) | 2006-12-21 | 2006-12-21 | 半導体装置並びに半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008159720A JP2008159720A (ja) | 2008-07-10 |
JP5154789B2 true JP5154789B2 (ja) | 2013-02-27 |
Family
ID=39541672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006345073A Expired - Fee Related JP5154789B2 (ja) | 2006-12-21 | 2006-12-21 | 半導体装置並びに半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7728434B2 (ja) |
JP (1) | JP5154789B2 (ja) |
CN (1) | CN101207107B (ja) |
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JP2006324414A (ja) * | 2005-05-18 | 2006-11-30 | Toshiba Corp | 半導体装置及びその製造方法 |
US7528066B2 (en) * | 2006-03-01 | 2009-05-05 | International Business Machines Corporation | Structure and method for metal integration |
-
2006
- 2006-12-21 JP JP2006345073A patent/JP5154789B2/ja not_active Expired - Fee Related
-
2007
- 2007-12-21 CN CN2007101600722A patent/CN101207107B/zh not_active Expired - Fee Related
- 2007-12-21 US US11/962,154 patent/US7728434B2/en not_active Expired - Fee Related
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2010
- 2010-04-12 US US12/758,432 patent/US7883935B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7883935B2 (en) | 2011-02-08 |
CN101207107A (zh) | 2008-06-25 |
US20100210102A1 (en) | 2010-08-19 |
US20080150140A1 (en) | 2008-06-26 |
JP2008159720A (ja) | 2008-07-10 |
US7728434B2 (en) | 2010-06-01 |
CN101207107B (zh) | 2010-10-13 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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