JP4832807B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4832807B2
JP4832807B2 JP2005165252A JP2005165252A JP4832807B2 JP 4832807 B2 JP4832807 B2 JP 4832807B2 JP 2005165252 A JP2005165252 A JP 2005165252A JP 2005165252 A JP2005165252 A JP 2005165252A JP 4832807 B2 JP4832807 B2 JP 4832807B2
Authority
JP
Japan
Prior art keywords
hole
insulating film
interlayer insulating
barrier metal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005165252A
Other languages
English (en)
Other versions
JP2006024905A (ja
JP2006024905A5 (ja
Inventor
和義 前川
健壹 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2005165252A priority Critical patent/JP4832807B2/ja
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to US11/148,307 priority patent/US7192871B2/en
Publication of JP2006024905A publication Critical patent/JP2006024905A/ja
Priority to US11/676,951 priority patent/US7709955B2/en
Priority to US11/676,962 priority patent/US7709388B2/en
Publication of JP2006024905A5 publication Critical patent/JP2006024905A5/ja
Priority to US12/730,039 priority patent/US7936069B2/en
Priority to US13/052,712 priority patent/US8222146B2/en
Application granted granted Critical
Publication of JP4832807B2 publication Critical patent/JP4832807B2/ja
Priority to US13/419,053 priority patent/US8432037B2/en
Priority to US13/867,733 priority patent/US8749064B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、半導体装置に関し、より特定的には、信頼性の高い半導体装置に関する。
ＬＳＩ（Large‐Scale Integrated circuit）の微細化、高速化に伴ない、ＬＳＩの配線材料として従来用いられていたアルミニウムに代わり、電気抵抗の低いＣｕ（銅）が用いられようとしている。ＬＳＩの配線材料としてＣｕを用いることにより、電気抵抗を低く抑えながら配線を微細化することができ、また、ＬＳＩの動作速度を向上することができる。しかしながら、Ｃｕは絶縁膜中に拡散しやすい性質を有している。Ｃｕが絶縁膜中に拡散すれば配線の信頼性が低くなってしまう。また、Ｃｕはプラズマイオンとの反応速度が非常に遅いという性質を有している。このため、エッチングにより配線を形成しようとすると十分な生産性が得られない。
そこで、これらの問題を解決することのできるＣｕ配線の形成方法として、近年、ダマシン法が採用されている。通常のダマシン法を用いた場合、Ｃｕ配線は以下のように形成される。
まず、Ｃｕよりなる下部配線を覆うように、ライナー膜と、層間絶縁層と、反射防止膜とを積層して形成する。次に、ビアホールを形成するためのレジストを反射防止膜上に形成し、通常の写真製版技術およびエッチング技術により、層間絶縁膜にビアホールを形成する。これにより、ビアホールの底面にはライナー膜が露出する。次に、ビアホールを形成するためのレジストを除去した後、トレンチを形成するためのレジストを反射防止膜上およびビアホール内に形成し、通常の写真製版技術およびエッチング技術により、層間絶縁膜にトレンチを形成する。次に、トレンチを形成するためのレジストおよび反射防止膜を除去した後、ビアホールの底面に露出したライナー膜をエッチングする。これにより、下部配線を露出させる。次に、ビアホールの底面に露出した下部配線表面のＣｕ酸化膜や、ライナー膜のエッチングの際に発生した残渣（ポリマー）などを除去するために、Ａｒ（アルゴン）スパッタエッチングや、Ｈ2（水素）雰囲気中でのアニールや、プラズマ処理や、ウエットエッチングなどを行なう。次に、ビアホールおよびトレンチの側壁および底面と、層間絶縁層上とにバリアメタルを形成する。次に、メッキのシールド膜となるＣｕ薄膜をバリアメタル上に形成し、ビアホールおよびトレンチの側壁および底面と、層間絶縁層上とに、メッキ法によりＣｕ膜を形成する。その後、層間絶縁層の上部の余分なＣｕ膜およびバリアメタルをＣＭＰ（Chemical Mechanical Polish）により除去し、Ｃｕ配線が完成する。
上記製造方法によって得られたＣｕ配線には、ボイドの発生により断線が起こりやすいという問題があった。すなわち、熱処理や実際の使用環境の中で高温にされた場合に、層間絶縁層とＣｕ配線との間には熱応力が発生する。従来のＣｕ配線において、下部配線の表面とビアホールの側壁とは直角に接しているため、下部配線の表面とＣｕ配線の底部との接触部分にこの熱応力が集中しやすい。
また、ビアホール内のＣｕ配線を流れる電流は、下部配線の表面とＣｕ配線の底部との接触部分を通過して、ビアホールよりも断面積の大きな下部配線へ流れるので、下部配線の表面とＣｕ配線の底部との接触部分には電流が集中しやすい。
このように、下部配線の表面とＣｕ配線の底部との接触部分には熱応力および電流が集中しやすいので、ボイドの発生起点となっていた。従来のＣｕ配線において、下部配線とＣｕ配線とは平面的に接触しているため、Ｃｕ配線と下部配線との接触部分の面積が十分ではなく、ボイドの発生により断線が起こりやすいという問題があった。また、Ｃｕ配線と下部配線との間の電気抵抗が大きいという問題があった。
そこで、Ｃｕ配線と下部配線との接触部分の面積を増加することのできる配線の製造方法が、たとえば特開２００２−６４１３８号公報（特許文献１）に開示されている。特許文献１においては、配線は以下のように製造される。
Ｃｕよりなる第１層配線上に銅拡散防止用絶縁膜を形成した後、層間絶縁膜を形成する。次に、層間絶縁膜上にレジスト膜を形成し、これをマスクとして第１層配線の表面が露出するまで層間絶縁膜および銅拡散防止用絶縁膜を異方的にエッチングする。さらに、このエッチングにより露出した第１層配線の表面をエッチングすることにより、その底部が第１層配線の表面より深い位置に達するコンタクトホールを形成する。次に、コンタクトホール内を含む層間絶縁膜上にバリア層を形成する。次に、バリア層の上にＴａ（タンタル）膜が形成される。続いて、コンタクトホール外のＴａ膜およびバリア層をＣＭＰにより除去し、プラグが第１層配線上形成される。
特許文献１に開示された配線の製造方法では、層間絶縁膜および第１層配線をエッチングして孔を形成し、その孔内にプラグを形成している。このため、プラグの底面およびプラグの側面の一部が第１層配線と接触している。すなわち、プラグと第１層配線とが立体的に接触しているため、プラグと第１層配線との接触部分の面積を増大することができる。
なお、層間絶縁層および下層配線をエッチングして孔を形成し、その孔内に導電層を形成する技術は、特許文献１の他、たとえば特開２００１−７７１９５号公報（特許文献２）、特開２０００−１１４２６１号公報（特許文献３）、特開平７−１４８３６号公報（特許文献４）、特開２０００−１３３７１１号公報（特許文献５）に開示されている。
特開２００２−６４１３８号公報 特開２００１−７７１９５号公報 特開２０００−１１４２６１号公報 特開平７−１４８３６号公報 特開２０００−１３３７１１号公報
上記特許文献１に開示された技術では、孔内に残留しているレジストおよび銅拡散防止用絶縁膜の残渣（ポリマー）を除去するために、層間絶縁膜および第１層配線をエッチングした後に孔内を洗浄する必要がある。しかしながら、孔内を洗浄する際に用いられる溶液はＣｕを溶解する性質を有しているので、洗浄の際に第１層配線がウエットエッチングされる。その結果、層間絶縁膜における孔の口径に比べて第１層配線における孔の口径が大きくなる。言い換えれば、第１層配線における孔の内壁に凹部が形成される。この凹部にはバリア層およびＴａ膜が形成されにくい（途切れやすい）。このため、凹部がボイド発生の起点となり、電気抵抗の増加や断線などが起こりやすくなる。その結果、半導体装置の信頼性が低下するという問題があった。
したがって、本発明の目的は、信頼性の高い半導体装置を提供することである。
本発明の一実施例の半導体装置は、第一層と、第一絶縁膜と、第二層間絶縁膜と、第一ホールと、第一バリアメタルと、第二ホールと、第三ホールと、所定の導電膜と、第二バリアメタルと、第一銅金属とを有している。第一層は、半導体基板上に形成され、第一層間絶縁膜と第一層間絶縁膜内に第一銅配線とを有している。第一絶縁膜は、第一層上に形成され、第一銅配線の上面に接するように形成されている。第二層間絶縁膜は、第一絶縁膜上に形成されている。第一ホールは、第一銅配線の上方において第一絶縁膜を貫通するように上記第二層間絶縁膜及び上記第一絶縁膜に設けられている。第一バリアメタルは、第一ホールの側壁に沿って第二層間絶縁膜上及び第一絶縁膜上に形成されている。第二ホールは、第一ホールの下側に第一ホールと連通するように第一銅配線に設けられ、第一ホールの口径よりも大きな口径を有する。第三ホールは、第二ホールの下側に第二ホールと連通するように第一銅配線に設けられた、円錐形状又は半球形状のものである。所定の導電膜は、上記第二ホールの内壁面に形成されている。第二バリアメタルは、第一バリアメタル上、第二ホール内の所定の導電膜上及び第三ホールの内壁面に形成されている。第一銅金属は、第一、第二及び第三ホール内に埋め込まれている。
本発明の半導体装置によれば、第二ホールの口径が第一ホールの口径よりも大きい場合にも第二ホールの内壁面全面に所定の導電膜を形成することができるので、第二ホール内にボイドが形成しにくくなり、半導体装置の信頼性が高くなる。
以下、本発明の実施の形態について、図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構造を示す断面図である。
図１に示すように、本実施の形態の半導体装置は、第１絶縁膜としての層間絶縁膜１と、配線としての下部配線５と、第２絶縁膜としてのライナー膜１１と、第３絶縁膜としての層間絶縁膜１２とを主に備えている。層間絶縁膜１には溝２が形成されており、溝２の内壁面および底面に沿うようにバリアメタル３および４が積層して形成されている。そして、溝２内を埋めるようにバリアメタル４上に下部配線５が形成されている。下部配線５を覆うように層間絶縁膜１上にライナー膜１１および層間絶縁膜１２が積層して形成されている。ライナー膜１１は、下部配線５に含まれているＣｕが層間絶縁膜１２内に拡散するのを防止する役割を果たしている。また、後述する上部孔１０形成の際のエッチングストッパとしての役割を果たしている。
層間絶縁膜１２にはトレンチ１４が形成されている。また、層間絶縁膜１２のトレンチ１４内およびライナー膜１１には、上部孔１０が開口している。また、下部配線５には下部孔８が開口している。上部孔１０と下部孔８とは互いに繋がっている。下部孔８は孔６と堀込み部分７とを有している。孔６は半円の断面形状を有している。上部孔１０と下部孔８との境界部分付近の孔６の口径ｄ2、言い換えれば、ライナー膜１１と下部配線５との境界部分付近の孔６の口径ｄ2は、上部孔１０の口径ｄ1よりも大きくなっている。孔６の底部には掘込み部分７が形成されている。堀込み部分７は下部孔８の一部である。掘込み部分７の口径ｄ3は、孔６の口径ｄ2および上部孔１０の口径ｄ1よりも小さい。堀込み部分７の底部７ａは、たとえば円錐や半球の形状となっている。
また、本実施の形態の半導体装置は、下部孔８の内壁面全面に形成された下部導電膜としての導電膜１５と、上部孔１０の内壁面に沿って形成された上部導電膜としてのバリアメタル１３と、上部孔１０内および下部孔８内を埋めるように形成されたＣｕ膜１９と、バリアメタル１７とをさらに備えている。
トレンチ１４の内壁面および上部孔１０の内壁面に沿って、バリアメタル１３が形成されている。バリアメタル１３は、上部孔１０と下部孔８との境界部分において途切れている。下部孔８内には、下部孔８の内壁面全面を覆うように導電膜１５が形成されている。導電膜１５は堀込み部分７の底部７ａには形成されていない。導電膜１５は、バリアメタル１３および下部配線５と同じ物質を含んでいる。なお、図１においては、導電膜１５はトレンチ１４および上部孔１０内のバリアメタル１３上にまで形成されているが、導電膜１５は、少なくとも下部孔８の内壁面全面に形成されていればよい。トレンチ１４、上部孔１０、および下部孔８内の導電膜１５上には、バリアメタル１７が形成されており、トレンチ１４、上部孔１０、および下部孔８内を埋めるようにバリアメタル１７上にＣｕ膜１９が形成されている。なお、本発明の半導体装置では、上部孔１０の内壁面に形成された層Ａ（図１におけるバリアメタル１３、導電膜１５、およびバリアメタル１７）と、掘込み部分７の内壁面に形成された層Ｂ（図１における導電膜１５およびバリアメタル１７）と、掘込み部分７の底部７ａに形成された層（図１におけるバリアメタル１７）との各々の膜厚あるいは層数にＡ≧Ｂ≧Ｃの関係がある。
なお、ライナー膜１１は、たとえばＳｉＣＮ、ＳｉＣＯ、またはＳｉＣなどよりなっている。層間絶縁膜１２は、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＳｉＯ2、またはＳｉＯＣなどよりなっている。バリアメタル３はたとえばＴａＮよりなっており、バリアメタル４および１７はたとえばＴａよりなっている。下部配線５はたとえばＣｕよりなっている。さらに、バリアメタル１３は、たとえばＴａ（タンタル）窒化物、Ｔａ珪化物、Ｔａ炭化物、Ｔｉ（チタン）窒化物、Ｔｉ珪化物、Ｔｉ炭化物、Ｗ（タングステン）窒化物、Ｗ珪化物、Ｗ炭化物、Ｒｕ（ルテニウム）、およびＲｕ酸化物よりなる群から選ばれる１種以上の膜よりなっている。
本実施の形態の半導体装置では、下部配線５をエッチングして下部孔８を形成し、Ｃｕ膜１９、バリアメタル１７、および導電膜１５等の導電膜を下部孔８内に形成している。このため、下部孔８内に形成された導電膜の底面および側面の一部が下部配線５と接触している。すなわち、下部孔８内に形成された導電膜と下部配線５とが立体的に接触しているため、下部孔８内に形成された導電膜と下部配線５との接触部分の面積を増大することができる。これにより、下部配線５の表面と下部孔８内に形成された導電膜の底部との接触部分へ熱応力および電流が集中するのを緩和することができる。その結果、ボイドが発生しにくくなり、断線が起こりにくくなる。また、Ｃｕ膜１９と下部配線５と間の電気抵抗を低減することができる。
次に、本実施の形態における半導体装置の製造方法について説明する。
図２〜図１０は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す断面図である。
図２を参照して、層間絶縁膜１内に溝２を形成する。次に、層間絶縁膜１上と、溝２の内壁面および底面とに、たとえばＣＶＤ（Chemical Vapor Deposition）法やスパッタ法などによりバリアメタル３および４を積層して形成する。次に、溝２内を埋め、層間絶縁膜１を覆うように、たとえばＣＶＤ法やメッキ法などにより下部配線５となる導電膜を形成する。次に、ＣＭＰ（Chemical Mechanical Polish）法により、層間絶縁膜１上の余分なバリアメタル３および４と、余分な導電膜とを除去する。これにより、下部配線５が層間絶縁膜１の内部に形成される。次に、下部配線５を覆うように層間絶縁膜１上にライナー膜１１を形成する。
図３を参照して、ライナー膜１１上に層間絶縁膜１２および反射防止膜（ＡＲＬ：Anti-reflective layer）２０を積層して形成する。次に、パターニングされたレジスト２５ａを反射防止膜２０上に形成し、レジスト２５ａをマスクとして反射防止膜２０および層間絶縁膜１２をエッチングすることにより、孔１０ａを形成する。孔１０ａは上部孔１０の一部である。孔１０ａの底部にはライナー膜１１が露出する。
図４を参照して、レジスト２５ａを除去した後、層間絶縁膜１２上および孔１０ａ内にパターニングされたレジスト２５ｂを形成する。次に、レジスト２５ｂをマスクとして反射防止膜２０および層間絶縁膜１２をエッチングすることにより、トレンチ１４を形成する。
図５を参照して、レジスト２５ｂおよび反射防止膜２０を除去した後、孔１０ａの底部に露出したライナー膜１１をエッチングすることにより除去する。これにより、層間絶縁膜１２およびライナー膜１１に上部孔１０が開口する。なお、上部孔１０の開口の際、ライナー膜１１は完全に除去されなくてもよい。また、ライナー膜１１のエッチングの際には、上部孔１０の底部に露出した下部配線５までエッチングしないようにする。上部孔１０の開口後、上部孔１０内にはレジスト２５ｂの残渣や、ライナー膜１１の残渣（ポリマー）が残留している。これらの残渣を除去するために、次に、上部孔１０内をウエットエッチングする。また、必要に応じてウエットエッチングの他に、Ａｒ（アルゴン）ガスや、Ｈｅ（ヘリウム）とＡｒとの混合ガスなどを用いたスパッタエッチングや、Ｈ2（水素）を数％から１００％含有した雰囲気でのアニール（たとえば温度１００℃〜３５０℃、１０秒〜１８０秒）や、（リモート）プラズマ処理などを行なってもよい。
ここで、ウエットエッチングは物質を等方的にエッチングする性質を有している。このため、上部孔１０内をウエットエッチングすると、残渣と共に下部配線５もエッチングされ、半円の断面形状の孔６が形成される。ライナー膜１１と下部配線５との境界部分付近の孔６の口径ｄ2は、上部孔１０の口径ｄ1よりも大きくなる。すなわち、孔６の内壁面が上部孔１０の内壁面よりも外周側（図５中横方向）に削られる。
図６を参照して、たとえばスパッタ法やＣＶＤ法により、上部孔１０の内壁面と、孔６の底部のみとを覆うように、バリアメタル１３となる導電膜１３ａを形成する。ここで、上述のように、孔６の内壁面は、上部孔１０の内壁面よりも外周側に削られているので、孔６の内壁面には導電膜１３ａが形成されない。導電膜１３ａは、たとえば以下の方法により形成される。
まず、ＣＶＤ装置あるいはスパッタ装置などの成膜装置内のロードロックチャンバにウエハを設置し、チャンバ内を真空にする。次に、真空中においてウエハを１００℃以上４００℃以下の温度に加熱し、ウエハ表面に付着している水分などを除去する。次に、−５０℃〜３００℃の温度で、０．５ｎｍ〜５０ｎｍ程度の厚さの導電膜１３ａを形成する。
図７を参照して、孔６の底部に存在する導電膜１３ａを物理的にエッチングすることにより、導電膜１３ａを孔６の内壁面へ飛散させ、孔６の内壁面全面に導電膜１５ａ（図９）を形成する。導電膜１５ａは導電膜１３ａと同じ物質を含んでいる。なお、このとき、導電膜１３ａをトレンチ１４の内壁面および層間絶縁膜１２上にまで飛散させ、トレンチ１４の内壁面および層間絶縁膜１２上にまで導電膜１５ａを形成してもよい。
物理的にエッチングする方法としては、たとえばＡｒを用いてスパッタエッチングする方法や、バイアススパッタによるスパッタ粒子を用いたリスパッタをする方法などがある。物理的にエッチングする際には、トレンチ１４や孔６の内壁面におけるエッチング速度よりも孔６の底部におけるエッチング速度の方が速くなるような条件にすることが好ましい。また、垂直成分（指向性）の小さなスパッタリング法と上記スパッタエッチングとを同時に行なってもよい。
図８を参照して、孔６の底部に存在する導電膜１３ａを完全にエッチングした後で、さらに孔６の底部に存在する下部配線５を物理的にエッチングすることにより、下部配線５の一部を孔６の内壁面へ飛散させる。これにより、孔６の底部に堀込み部分７が形成される。この場合、孔６の内壁面全面に形成された導電膜１５ａは、下部配線５と同じ物質をさらに含んでいる。なお、下部配線５の一部をトレンチ１４の内壁面および層間絶縁膜１２上にまで飛散させ、トレンチ１４の内壁面および層間絶縁膜１２上にまで導電膜１５ａを形成してもよい。トレンチ１４の内壁面および層間絶縁膜１２上に導電膜１５ａを形成した場合、導電膜１３ａがバリアメタルとしての役割を果たすので、導電膜１５ａ中に含まれるＣｕはライナー膜１１および層間絶縁膜１２内に拡散しない。孔６の底部に存在する下部配線５をエッチングする際には、下部配線５の膜厚の４分の１以上あるいは３０ｎｍ以上エッチングすることが好ましい。
図９を参照して、エッチング後には、上部孔１０の内壁面よりも外周側に削られた孔６の内壁面全面が導電膜１５ａによって埋められている。また、堀込み部分７は上部孔１０を介してのエッチングにより形成されるので、その口径ｄ3は、上部孔１０の口径ｄ1よりも小さくなり、導電膜１３ａが形成された状態の上部孔１０の口径とほぼ等しくなる。また、孔６と堀込み部分７との間には段差が生じる。なお、堀込み部分７の内壁面に近いほどイオンが照射されにくくなるので、エッチングされにくくなる。このため、堀込み部分７の底部７ａは、たとえば円錐や半球の形状となる。
図１０を参照して、たとえばスパッタ法やＣＶＤ法などを用いて、バリアメタル１７となる導電膜１７ａが０．５ｎｍ〜５０ｎｍの膜厚で導電膜１５ａ上に形成される。なお、導電膜１７ａは導電膜１５ａと同じ材料であってもよい。次に、導電膜１７ａ上にＣｕのシード膜（図示なし）を形成した後、トレンチ１４内、上部孔１０内、および下部孔８内を埋めるようにＣｕ膜１９ａを形成する。Ｃｕ膜１９ａは、たとえばＣＶＤ法やメッキ法などを用いて形成される。
図１を参照して、その後、層間絶縁膜１２上の余分な導電膜１３ａ，１５ａ，１７ａ，およびＣｕ膜１９ａをＣＭＰ法により除去する。これにより、バリアメタル１３、導電膜１５、バリアメタル１７、およびＣｕ膜１９の各々が形成される。以上の工程により、本実施の形態の半導体装置が完成する。
本実施の形態における半導体装置は、層間絶縁膜１と、層間絶縁膜１内に形成された下部配線５と、層間絶縁膜１上に形成されたライナー膜１１と、ライナー膜１１上に形成された層間絶縁膜１２とを備えている。下部配線５に下部孔８が開口しており、ライナー膜１１および層間絶縁膜１２には下部孔８に繋がる上部孔１０が開口しており、下部孔８の口径ｄ2は上部孔の口径ｄ1よりも大きくなっている。さらに、下部孔８の内壁面に形成された導電膜１５と、上部孔１０の内壁面に沿って形成されたバリアメタル１３と、上部孔１０内および下部孔８内を埋めるように形成されたＣｕ膜１９とを備えている。導電膜１５はバリアメタル１３と同じ物質を含んでいる。
本実施の形態における半導体装置の製造方法は、以下の工程を備えている。内部に下部配線５が形成された層間絶縁膜１上に、ライナー膜１１および層間絶縁膜１２を積層して形成する。下部配線５に達する上部孔１０をライナー膜１１および１２に開口する。上部孔１０内をウエットエッチングすることにより、上部孔１０の口径ｄ1よりも大きな口径ｄ2を有する孔６を下部配線５内に形成する。上部孔１０の内壁面と、孔６の底部のみとを覆うように、導電膜１３ａを形成する。孔６の底部に存在する導電膜１３ａを物理的にエッチングすることにより、下部孔８の内壁面に導電膜１５を形成する。上部孔１０内および下部孔８内を埋めるようにＣｕ膜１９を形成する。
本実施の形態の半導体装置およびその製造方法によれば、孔６の底部に存在する導電膜１３ａを物理的にエッチングすることにより、導電膜１３ａを下部孔８の内壁面に導電膜１５として形成することができる。したがって、下部孔８の口径ｄ2が上部孔１０の口径ｄ1よりも大きい場合にも下部孔８内にボイドが形成しにくくなるので、半導体装置の信頼性が高くなる。
本実施の形態の半導体装置において、導電膜１５は下部配線５と同じ物質をさらに含んでいる。
本実施の形態の半導体装置の製造方法では、導電膜１５を形成する際に、孔６の底部に存在する導電膜１３ａおよび下部配線５を物理的にエッチングする。
これにより、導電膜１３ａおよび下部配線５を飛散させることにより下部孔８の内壁面に導電膜１５を厚く形成することができる。これにより、下部配線５が大きくウエットエッチングされた場合にも、導電膜１５を下部孔８の内壁面に確実に形成することができる。
本実施の形態の半導体装置において、導電膜１５は下部孔８の底部７ａには形成されていない。これにより、下部孔８の底部７ａにおいて、Ｃｕ膜１９と下部配線５とがバリアメタル１７のみを介して形成されるので、Ｃｕ膜１９と下部配線５との間の電気抵抗を小さくすることができる。
本実施の形態の半導体装置において、バリアメタル１３は、Ｔａ窒化物、Ｔａ珪化物、Ｔａ炭化物、Ｔｉ窒化物、Ｔｉ珪化物、Ｔｉ炭化物、Ｗ窒化物、Ｗ珪化物、Ｗ炭化物、Ｒｕ、およびＲｕ酸化物よりなる群から選ばれる１種以上の膜である。
これにより、導電膜１５に含まれるＣｕや、Ｃｕ膜１９がライナー膜１１および層間絶縁膜１２中へ拡散することをバリアメタル１３によって効果的に抑止することができる。
なお、本実施の形態では、導電膜１３ａを物理的にエッチングする際に下部配線５までエッチングする場合について示したが、本発明はこのような場合に限定されるものではなく、少なくとも導電膜１３ａを物理的にエッチングすればよい。
（実施の形態２）
図１１は、本発明の実施の形態２における半導体装置の構造を示す断面図である。
図１１に示すように、本実施の形態の半導体装置では、下部孔８の堀込み部分７が下部配線５を貫通している点において、図１に示す本発明の実施の形態１における半導体装置と異なっている。このような構造は、図８に示す導電膜１５ａの形成の際に、下部配線５を貫通するまで物理的にエッチングすることによって得られる。
なお、これ以外の半導体装置の構造およびその製造方法は、図１〜図１０に示す本発明の実施の形態１の半導体装置およびその製造方法とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。
本実施の形態の半導体装置において、下部孔８は下部配線５を貫通している。
本実施の形態の半導体装置の製造方法において、導電膜１５ａを形成する際に、下部配線５を貫通するまで物理的にエッチングする。
下部孔８の底部と下部配線５との接触部分は、他の部分に比べてボイドが生成しやすい部分である。本実施の形態の半導体装置およびその製造方法によれば、下部孔８の内壁と下部配線５との接触部分においてＣｕ膜１９と下部配線５との電気的な接続を確保している。このため、下部孔８の底部と下部配線５との接触部分にボイドが生成しても、Ｃｕ膜１９と下部配線５との電気的な接続には影響を与えないので、半導体装置の信頼性が高くなる。
（実施の形態３）
図１２は、本発明の実施の形態３における半導体装置の構造を示す断面図である。
図１２に示すように、本実施の形態の半導体装置では、下部孔８が層間絶縁膜１および下部配線５内に開口している点において、図１に示す本発明の実施の形態１における半導体装置と異なっている。このような構造は、図５に示す上部孔１０の形成の際に、層間絶縁膜１および下部配線５に達する上部孔１０を開口することによって得られる。
なお、これ以外の半導体装置の構造およびその製造方法は、図１〜図１０に示す本発明の実施の形態１の半導体装置およびその製造方法とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。
本実施の形態の半導体装置において、下部孔８は層間絶縁膜１および下部配線５に開口している。
本実施の形態の半導体装置の製造方法において、上部孔１０を開口する際に、下部配線５および層間絶縁膜１に達する上部孔１０を開口する。
半導体装置の製造工程においては、上部孔１０を開口する際に、レジストのずれなどにより、図１２に示すように上部孔１０が下部配線５の真上からずれた位置に開口する場合がある。本実施の形態の半導体装置およびその製造方法によれば、上部孔１０の位置がずれた場合でも、下部孔８内に形成された導電膜と下部配線５との接触部分を確保することができる。その結果、半導体装置の信頼性が高くなり、Ｃｕ膜１９と下部配線５と間の電気抵抗を低減することができる。
なお、実施の形態１〜３においては、孔６の口径ｄ2が上部孔１０の口径ｄ1よりもはるかに大きい場合について示した。しかし、本発明の半導体装置は、図１３に示すように、孔６の口径ｄ2が上部孔１０の口径ｄ1よりもわずかに大きくてもよい。
（実施の形態４）
図１４は、本発明の実施の形態４における半導体装置の構造を示す断面図である。図１４を参照して、本実施の形態の半導体装置は、以下の点において実施の形態１の半導体装置と異なっている。すなわち、Ｃｕ膜１９を覆うように層間絶縁膜１２上にライナー膜１１１が形成されており、ライナー膜１１１上に層間絶縁膜１１２が形成されている。層間絶縁膜１１２の上部にはトレンチ１１４が形成されており、トレンチ１１４内およびライナー膜１１１には、配線５ａの上面２９に達する孔１１０が開口されている。トレンチ１１４の内壁面および底部と、孔１１０の内壁面および底部とに沿って、バリアメタル１１３が形成されている。トレンチ１１４および孔１１０内を埋めるようにＣｕ膜１１９が形成されている。
上部孔１０および下部孔８を埋めるＣｕ膜１９、バリアメタル１７、および導電膜１５によってコンタクト９ａが構成されており、トレンチ１４を埋めるＣｕ膜１９によって配線５ａ（第２配線）が構成されている。また、孔１１０（第２配線用孔）を埋めるＣｕ膜１１９（接続層）によってコンタクト９ｂが構成されており、トレンチ１１４を埋めるＣｕ膜１１９によって配線５ｂが構成されている。言い換えれば、本実施の形態においては、下部配線５、配線５ａ、および配線５ｂの各々が絶縁膜を介してこの順序で積層して形成されており、下部配線５と配線５ａとがコンタクト９ａによって電気的に接続されており、配線５ａと配線５ｂとがコンタクト９ｂによって電気的に接続されている。
ここで、コンタクト９ａの構造とコンタクト９ｂの構造とは互いに異なっている。コンタクト９ａが形成されている上部孔１０および下部孔８のうち、下部孔８は下部配線５内部に開口されている。一方、コンタクト９ｂが形成されている孔１１０は配線５ａ内部に達しておらず、配線５ａの上面２９で止まっている。また、コンタクト９ｂが形成されている孔１１０の口径ｄ101の大きさは、コンタクト９ａが形成されている孔１０の口径ｄ1よりも大きい。
本実施の形態の半導体装置は、配線５ａと、配線５ａ上から配線５ａに達する孔１１０と、孔１１０内を埋めるＣｕ膜１１９とを備えている。孔１１０は配線５ａ内部にまで達していない。
本実施の形態における半導体装置によれば、以下の効果を得ることができる。口径の大きいコンタクトは、下部の配線との接触面積が大きいので、電流密度が低く、他のコンタクトに比べてボイドの発生起点となり難い。このため、口径の大きいコンタクトの構造をコンタクト９ｂのような簡易な構造にしても半導体装置の信頼性は確保される。これにより、コンタクト９ｂについては配線５ａをエッチングしたり、孔１１０に繋がる下部孔を形成したりする必要がないので、半導体装置の製造工程を簡略化することができ、半導体装置の製造コストを削減することができる。
また、本実施の形態の半導体装置によれば、孔１１０の口径ｄ101は、上部孔１０の口径ｄ1よりも大きいので、コンタクト９ａおよび９ｂに同じ大きさの電流が流れる場合に、電流密度の低いコンタクト９ｂを簡易な構造にすることができる。
また、本実施の形態の半導体装置によれば、孔１１０は上部孔１０よりも上部に形成されている。これにより、上部に存在するコンタクトの電流密度は下部に存在するコンタクトの電流密度よりも通常低いので、上部に存在する孔１１０に形成されるコンタクト９ｂを簡易な構造にすることができる。
なお、孔内を埋める層としてＣｕ層１９および１１９を用いる代わりに、Ａｇ（銀）よりなる層や、ＣｕまたはＡｇを主成分とする合金よりなる層などを用いてもよい。
（実施の形態５）
図１５は、本発明の実施の形態５における半導体装置の断面を簡略化して示す図である。図１５を参照して、本実施の形態の半導体装置は、多数の配線３５ａ〜３５ｆの各々と、配線３５ａ〜３５ｆの各々の間を電気的に接続するためのコンタクト３９ａ〜３９ｅの各々とを備えている。配線３５ａ〜３５ｆの各々は、絶縁層を介してこの順序で積層して形成されている。また、配線３５ａおよび配線３５ｂはコンタクト３９ａによって電気的に接続されており、配線３５ｂおよび配線３５ｃはコンタクト３９ｂによって電気的に接続されている。また、配線３５ｃおよび配線３５ｄはコンタクト３９ｃによって電気的に接続されており、配線３５ｄおよび配線３５ｅはコンタクト３９ｄによって電気的に接続されている。さらに、配線３５ｅおよび配線３５ｆはコンタクト３９ｅによって電気的に接続されている。
コンタクト３９ａ〜３９ｅの各々は口径Ａまたは口径Ｃを有している。コンタクト３９ａ〜３９ｃの各々は口径Ａを有しており、コンタクト３９ｄおよび３９ｅの各々は口径Ｃを有している。口径Ｃは口径Ａよりも大きい。
本実施の形態においては、図１４におけるコンタクト９ａとほぼ同様の形状のコンタクトと、図１４におけるコンタクト９ｂとほぼ同様の形状のコンタクトとが混在している。具体的には、コンタクト３９ａ〜３９ｅのうち、口径Ａを有するコンタクト３９ａ〜３９ｃの各々はコンタクト９ａとほぼ同様の形状を有している。また、口径Ｃを有するコンタクト３９ｄおよび３９ｅの各々はコンタクト９ｂとほぼ同様形状を有している。
また、図１６は、本発明の実施の形態５における他の半導体装置の断面を簡略化して示す図である。図１６を参照して、コンタクト３９ａ〜３９ｅの各々は口径Ａ、口径Ｂ、または口径Ｃを有している。コンタクト３９ａおよび３９ｂの各々は口径Ａを有しており、コンタクト３９ｃは口径Ｂを有しており、コンタクト３９ｄおよび３９ｅの各々は口径Ｃを有している。口径Ｃは口径Ｂよりも大きく、口径Ｂは口径Ａよりも大きい。
図１６の構造においては、コンタクト３９ａ〜３９ｅのうち、口径Ａおよび口径Ｂを有するコンタクト３９ａ〜３９ｃの各々はコンタクト９ａとほぼ同様の形状を有している。また、口径Ｃを有するコンタクト３９ｄおよび３９ｅの各々はコンタクト９ｂとほぼ同様形状を有している。
また、コンタクト３９ａ〜３９ｅのうち、口径Ａを有するコンタクト３９ａおよび３９ｂの各々がコンタクト９ａとほぼ同様の形状を有しており、口径Ｂおよび口径Ｃを有するコンタクト３９ｃ〜３９ｅの各々がコンタクト９ｂとほぼ同様形状を有していてもよい。
なお、これ以外の構成は、図１５に示す半導体装置の構成とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。
本実施の形態における半導体装置のように、多数のコンタクト３９ａ〜３９ｅが形成されている場合であっても、相対的に口径の小さいコンタクトの各々についてはコンタクト９ａとほぼ同様の形状とし、相対的に口径の大きいコンタクトの各々についてはコンタクト９ｂとほぼ同様の形状とすることで、実施の形態５の場合と同様に、半導体装置の信頼性を確保しつつ、半導体装置の製造コストを削減することができる。
なお、図１５では、口径Ａを有するコンタクト３９ａ〜３９ｃの各々についてコンタクト９ａとほぼ同様の形状とする場合について示したが、口径Ａを有するコンタクトのうち最下層のコンタクト３９ａのみをコンタクト９ｂとほぼ同様の形状としてもよい。
また、本実施の形態では、相対的に口径の小さいコンタクトが下層に形成され、相対的に口径の大きいコンタクトが上層に形成される場合について示したが、相対的に口径の小さいコンタクトと、相対的に口径の大きいコンタクトとの各々の形成位置については任意である。
（実施の形態６）
図１７は、本発明の実施の形態６における半導体装置の断面を簡略化して示す図である。図１７を参照して、コンタクト３９ａ〜３９ｅは口径Ａまたは口径Ｃを有している。コンタクト３９ａ〜３９ｃの各々は口径Ａを有しており、コンタクト３９ｄおよび３９ｅの各々は口径Ｃを有している。口径Ｃは口径Ａよりも大きい。
本実施の形態では、コンタクト３９ａおよび３９ｂの各々を流れる電流の量はコンタクト３９ｃを流れる電流の量よりも大きいため、コンタクト３９ａ〜３９ｃの各々は同一の口径Ａを有しているにも関わらず、コンタクト３９ａおよび３９ｂの各々の電流密度はコンタクト３９ｃの電流密度よりも大きい。同様に、コンタクト３９ｄを流れる電流の量はコンタクト３９ｅを流れる電流の量よりも大きいため、コンタクト３９ｄおよび３９ｅは同一の口径Ｃを有しているにも関わらず、コンタクト３９ｄの電流密度はコンタクト３９ｅの電流密度よりも大きい。
そこで、コンタクト３９ａ〜３９ｅのうち、相対的に電流密度の大きいコンタクト３９ａ、３９ｂ、および３９ｄの各々がコンタクト９ａとほぼ同様の形状とされている。一方、相対的に電流密度の小さいコンタクト３９ｃおよび３９ｅの各々がコンタクト９ｂとほぼ同様形状とされている。
なお、これ以外の構成は、図１５に示す半導体装置の構成とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。
多数の配線を備える半導体装置において、電流密度はコンタクト毎に異なっており、電流密度の大きいコンタクトには電流密度の小さいコンタクトに比べてボイドが発生しやすく、断線などが起こりやすい。そこで、相対的に電流密度の小さいコンタクトの構造をコンタクト９ｂのような簡易な構造にしても半導体装置の信頼性は確保される。これにより、相対的に電流密度の小さいコンタクトについては製造工程を簡略化することができ、半導体装置の製造コストを削減することができる。
以下、本発明の一実施例について説明する。
本実施例では、従来の半導体装置と本発明の半導体装置との信頼性を比較した。具体的には、下部配線をエッチングせずにビアホールを形成した従来の半導体装置と、図１に示す本発明の半導体装置との寿命を調べた。図１８にその結果を示す。なお、従来の半導体装置については、図１８中の黒丸と白丸との２つの集団についての寿命を調べた。四角は本発明の半導体装置を示している。
図１８に示すように、従来の半導体装置では、１０n+1時間以内にサンプル全体の約５０〜６０％の半導体装置にＥＭ（エレクトロマイグレーション）やＳＭ（ストレスマイグレーション）などの欠陥が生じ、不良品となっていることが分かる。一方、本発明の半導体装置では、１０n+1時間を超えてもほとんど不良品が発生していないことが分かる。このことから、本発明の半導体装置では、下部配線５の表面と下部孔８内に形成された導電膜の底部との接触部分へ熱応力および電流が集中するのを緩和することができるので、半導体装置の信頼性を高めることができるのが分かる。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明の実施の形態１における半導体装置の構造を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第８工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第９工程を示す断面図である。 本発明の実施の形態２における半導体装置の構造を示す断面図である。 本発明の実施の形態３における半導体装置の構造を示す断面図である。 本発明の実施の形態１〜３における半導体装置の変形例の構造を示す断面図である。 本発明の実施の形態４における半導体装置の構造を示す断面図である。 本発明の実施の形態５における半導体装置の断面を簡略化して示す図である。 本発明の実施の形態５における他の半導体装置の断面を簡略化して示す図である。 本発明の実施の形態６における半導体装置の断面を簡略化して示す図である。 寿命と不良品の累積割合との関係を示す図である。
符号の説明
１，１２，１１２ 層間絶縁膜、２ 溝、３，４ バリアメタル、５ 下部配線、５ａ，５ｂ，３５ａ〜３５ｆ 配線、６，１０ａ，１１０ 孔、７ 堀込み部分、７ａ 底部、８ 下部孔、９ａ，９ｂ，３９ａ〜３９ｅ コンタクト、１０ 上部孔、１１，１１１ ライナー膜、１３，１７，１１３ バリアメタル、１４，１１４ トレンチ、１３ａ，１５，１５ａ，１７ａ 導電膜、１９，１９ａ，１１９ Ｃｕ膜、２０ 反射防止膜、２５ａ，２５ｂ レジスト、２９ 上面。

Claims (10)

  1. 半導体基板上に形成され、第一層間絶縁膜と上記第一層間絶縁膜内に第一銅配線とを有する第一層と、
    上記第一層上に形成され、上記第一銅配線の上面に接するように形成される第一絶縁膜と、
    上記第一絶縁膜上に形成された第二層間絶縁膜と、
    上記第一銅配線の上方において上記第一絶縁膜を貫通するように上記第二層間絶縁膜及び上記第一絶縁膜に設けられた第一ホールと、
    上記第一ホールの側壁に沿って上記第二層間絶縁膜上及び上記第一絶縁膜上に形成された第一バリアメタルと、
    上記第一ホールの下側に上記第一ホールと連通するように上記第一銅配線に設けられ、上記第一ホールの口径よりも大きな口径を有する第二ホールと、
    上記第二ホールの下側に上記第二ホールと連通するように上記第一銅配線に設けられた、円錐形状又は半球形状の第三ホールと、
    上記第二ホールの内壁面に形成された所定の導電膜と、
    上記第一バリアメタル上、上記第二ホール内の上記所定の導電膜上及び上記第三ホールの内壁面に形成された第二バリアメタルと、
    上記第一、第二及び第三ホール内に埋め込まれた第一銅金属とを有することを特徴とする半導体装置。
  2. 半導体基板上に形成され、第一層間絶縁膜と上記第一層間絶縁膜内に第一銅配線とを有する第一層と、
    上記第一層上に形成され、上記第一銅配線の上面に接するように形成される第一絶縁膜と、
    上記第一絶縁膜上に形成された第二層間絶縁膜と、
    上記第一銅配線の上方において上記第一絶縁膜を貫通するように上記第二層間絶縁膜及び上記第一絶縁膜に設けられた第一ホールと、
    上記第一ホールの側壁に沿って上記第二層間絶縁膜上及び上記第一絶縁膜上に形成された第一バリアメタルと、
    上記第一ホールの下側に上記第一ホールと連通するように上記第一銅配線に設けられ、上記第一ホールの口径よりも大きな口径を有する第二ホールと、
    上記第二ホールの下側に上記第二ホールと連通するように上記第一銅配線に設けられ、上記第一銅配線を３０ｎｍ以上掘り込むことで形成された第三ホールと、
    上記第二ホールの内壁面に形成された所定の導電膜と、
    上記第一バリアメタル上、上記第二ホール内の上記所定の導電膜上及び上記第三ホールの内壁面に形成された第二バリアメタルと、
    上記第一、第二及び第三ホール内に埋め込まれた第一銅金属とを有することを特徴とする半導体装置。
  3. 半導体基板上に形成され、第一層間絶縁膜と上記第一層間絶縁膜内に第一銅配線とを有する第一層と、
    上記第一層上に形成され、上記第一銅配線の上面に接するように形成される第一絶縁膜と、
    上記第一絶縁膜上に形成された第二層間絶縁膜と、
    上記第一銅配線の上方において上記第一絶縁膜を貫通するように上記第二層間絶縁膜及び上記第一絶縁膜に設けられた第一ホールと、
    上記第一ホールの側壁に沿って上記第二層間絶縁膜上及び上記第一絶縁膜上に形成された第一バリアメタルと、
    上記第一ホールの下側に上記第一ホールと連通するように上記第一銅配線に設けられ、上記第一ホールの口径よりも大きな口径を有する第二ホールと、
    上記第二ホールの下側に上記第二ホールと連通するように上記第一銅配線に設けられ、上記第一ホールの口径よりも小さな口径を有する第三ホールと、
    上記第二ホールの内壁面に形成された所定の導電膜と、
    上記第一バリアメタル上、上記第二ホール内の上記所定の導電膜上及び上記第三ホールの内壁面に形成された第二バリアメタルと、
    上記第一、第二及び第三ホール内に埋め込まれた第一銅金属とを有することを特徴とする半導体装置。
  4. 上記第二層間絶縁膜内に設けられた第一溝内に形成された第二銅配線を更に有し、
    上記第一溝の底面及び側面の上記第二層間絶縁膜上に形成された第三バリアメタルと、上記第一溝内の第二銅金属により上記第二銅配線が形成され、
    上記第一バリアメタル、上記第二バリアメタル及び上記第一銅金属により第一ビアが形成され、
    上記第三バリアメタルと上記第二バリアメタルは同一工程で形成され、
    上記第一銅金属及び上記第二銅金属は同一工程で形成されることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
  5. 上記第一バリアメタルと上記第二バリアメタルとの間に、上記第一バリアメタルの材料と上記第一銅配線の材料との合金で構成された上記所定の導電膜を更に有することを特徴とする請求項４に記載の半導体装置。
  6. 上記第一層間絶縁膜及び上記第二層間絶縁膜はそれぞれ、ＴＥＯＳ、ＳｉＯ2、ＳｉＯ
    Ｃから選択された一つの材料を含有し、
    上記第一バリアメタル、上記第二バリアメタルおよび上記第三バリアメタルはそれぞれ、タンタル、タンタル窒化物、タンタル珪化物、タンタル炭化物、チタン窒化物、チタン珪化物、チタン炭化物、タングステン窒化物、タングステン珪化物、タングステン炭化物、ルテニウム、およびルテニウム酸化物よりなる群から選ばれる１種以上の膜より形成されていることを特徴とする請求項４に記載の半導体装置。
  7. 上記第一銅金属と上記第二銅金属はそれぞれ、シード層と上記シード層上に形成された銅層により構成されていることを特徴とする請求項４に記載の半導体装置。
  8. 上記第二銅配線上及び上記第二層間絶縁膜上に第二層がさらに形成されており、
    上記第二層は、
    上記第二銅配線上及び上記第二層間絶縁膜上に形成された第二絶縁膜と、
    上記第二絶縁膜上に形成された第三層間絶縁膜と、
    上記第二絶縁膜と上記第三層間絶縁膜を貫通するように設けられ、上記第二銅配線を露出するように設けられた第四ホールと、
    上記第三層間絶縁膜内に形成され、上記第四ホールと連通する第二溝と、
    上記第二溝の側面、上記第二溝の底面、上記第四ホールの側面及び上記第四ホールの底面に形成された第四バリアメタルと、
    上記第四バリアメタル上に形成された第三銅金属とを有し、
    上記第四ホール内の上記第四バリアメタルと上記第三銅金属により第二ビアが形成され、上記第二溝内の上記第四バリアメタルと上記第三銅金属により第三銅配線が形成され、
    上記第四ホールの底面の上記第四バリアメタルは露出した上記第二銅配線と接触しており、
    上記第四ホールの底面の上記第四バリアメタルは、上記第二絶縁膜と第二銅配線との接触面よりも高い位置に存在することを特徴とする請求項４に記載の半導体装置。
  9. 上記第四ホールの径よりも上記第一ホールの径の方が小さいことを特徴とする請求項８記載の半導体装置。
  10. 上記第一絶縁膜はＳｉＣＮ、ＳｉＣ又はＳｉＣＯのうちのいずれかを材料とすることを特徴とする請求項４記載の半導体装置。
JP2005165252A 2004-06-10 2005-06-06 半導体装置 Active JP4832807B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2005165252A JP4832807B2 (ja) 2004-06-10 2005-06-06 半導体装置
US11/148,307 US7192871B2 (en) 2004-06-10 2005-06-09 Semiconductor device with a line and method of fabrication thereof
US11/676,951 US7709955B2 (en) 2004-06-10 2007-02-20 Semiconductor device with a line and method of fabrication thereof
US11/676,962 US7709388B2 (en) 2004-06-10 2007-02-20 Semiconductor device with a line and method of fabrication thereof
US12/730,039 US7936069B2 (en) 2004-06-10 2010-03-23 Semiconductor device with a line and method of fabrication thereof
US13/052,712 US8222146B2 (en) 2004-06-10 2011-03-21 Semiconductor device with a line and method of fabrication thereof
US13/419,053 US8432037B2 (en) 2004-06-10 2012-03-13 Semiconductor device with a line and method of fabrication thereof
US13/867,733 US8749064B2 (en) 2004-06-10 2013-04-22 Semiconductor device with a line and method of fabrication thereof

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004172500 2004-06-10
JP2004172500 2004-06-10
JP2005165252A JP4832807B2 (ja) 2004-06-10 2005-06-06 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008125029A Division JP4786680B2 (ja) 2004-06-10 2008-05-12 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2006024905A JP2006024905A (ja) 2006-01-26
JP2006024905A5 JP2006024905A5 (ja) 2008-06-26
JP4832807B2 true JP4832807B2 (ja) 2011-12-07

Family

ID=35459691

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005165252A Active JP4832807B2 (ja) 2004-06-10 2005-06-06 半導体装置

Country Status (2)

Country Link
US (5) US7192871B2 (ja)
JP (1) JP4832807B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553121B2 (en) 2014-08-28 2017-01-24 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US7842605B1 (en) * 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US8298933B2 (en) * 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
JP4786680B2 (ja) * 2004-06-10 2011-10-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8432037B2 (en) 2004-06-10 2013-04-30 Renesas Electronics Corporation Semiconductor device with a line and method of fabrication thereof
JP4832807B2 (ja) 2004-06-10 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置
US20060009030A1 (en) * 2004-07-08 2006-01-12 Texas Instruments Incorporated Novel barrier integration scheme for high-reliability vias
DE102005024914A1 (de) * 2005-05-31 2006-12-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden elektrisch leitfähiger Leitungen in einem integrierten Schaltkreis
US7727888B2 (en) * 2005-08-31 2010-06-01 International Business Machines Corporation Interconnect structure and method for forming the same
JP2007109736A (ja) * 2005-10-11 2007-04-26 Nec Electronics Corp 半導体装置およびその製造方法
JP2007109894A (ja) * 2005-10-13 2007-04-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007180407A (ja) * 2005-12-28 2007-07-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP5014632B2 (ja) * 2006-01-13 2012-08-29 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US7528066B2 (en) * 2006-03-01 2009-05-05 International Business Machines Corporation Structure and method for metal integration
DE102006035645B4 (de) * 2006-07-31 2012-03-08 Advanced Micro Devices, Inc. Verfahren zum Ausbilden einer elektrisch leitfähigen Leitung in einem integrierten Schaltkreis
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US20080128907A1 (en) * 2006-12-01 2008-06-05 International Business Machines Corporation Semiconductor structure with liner
JP5154789B2 (ja) * 2006-12-21 2013-02-27 ルネサスエレクトロニクス株式会社 半導体装置並びに半導体装置の製造方法
KR100790452B1 (ko) * 2006-12-28 2008-01-03 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
JP5127251B2 (ja) * 2007-02-01 2013-01-23 パナソニック株式会社 半導体装置の製造方法
US7859113B2 (en) * 2007-02-27 2010-12-28 International Business Machines Corporation Structure including via having refractory metal collar at copper wire and dielectric layer liner-less interface and related method
US8030778B2 (en) * 2007-07-06 2011-10-04 United Microelectronics Corp. Integrated circuit structure and manufacturing method thereof
JP2009049178A (ja) * 2007-08-20 2009-03-05 Rohm Co Ltd 半導体装置
US8354751B2 (en) * 2008-06-16 2013-01-15 International Business Machines Corporation Interconnect structure for electromigration enhancement
US7951708B2 (en) * 2009-06-03 2011-05-31 International Business Machines Corporation Copper interconnect structure with amorphous tantalum iridium diffusion barrier
JP5754209B2 (ja) * 2011-03-31 2015-07-29 大日本印刷株式会社 半導体装置の製造方法
US8791014B2 (en) * 2012-03-16 2014-07-29 Globalfoundries Inc. Methods of forming copper-based conductive structures on semiconductor devices
US9842765B2 (en) * 2015-03-16 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10170358B2 (en) * 2015-06-04 2019-01-01 International Business Machines Corporation Reducing contact resistance in vias for copper interconnects
US10153351B2 (en) * 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
CN107564850B (zh) * 2016-07-01 2020-07-07 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
JP6934726B2 (ja) * 2017-01-27 2021-09-15 Ｓｐｐテクノロジーズ株式会社 スパッタエッチング用マスク、スパッタエッチング方法及びスパッタエッチング装置
CN107104120B (zh) * 2017-05-24 2019-03-15 成都线易科技有限责任公司 磁感应器件及制造方法
US10249534B2 (en) * 2017-05-30 2019-04-02 Globalfoundries Inc. Method of forming a contact element of a semiconductor device and contact element structure
US10818545B2 (en) * 2018-06-29 2020-10-27 Sandisk Technologies Llc Contact via structure including a barrier metal disc for low resistance contact and methods of making the same
CN110797298A (zh) * 2018-08-03 2020-02-14 群创光电股份有限公司 电子装置及其制备方法
US10685876B2 (en) * 2018-09-18 2020-06-16 International Business Machines Corporation Liner and cap structures for reducing local interconnect vertical resistance without compromising reliability
US11121025B2 (en) * 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation
CN110718504B (zh) * 2019-09-02 2022-07-29 长江存储科技有限责任公司 插塞结构、三维存储器的形成方法和三维存储器
KR20210036113A (ko) 2019-09-25 2021-04-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11424185B2 (en) 2019-12-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20220336269A1 (en) * 2021-04-15 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Homogeneous source/drain contact structure

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1109955A (en) * 1914-03-06 1914-09-08 Arthur C Barrett Expansion-bolt.
JPH0714836A (ja) 1993-06-17 1995-01-17 Kawasaki Steel Corp 多層配線構造の半導体装置
JP3027951B2 (ja) * 1997-03-12 2000-04-04 日本電気株式会社 半導体装置の製造方法
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2000012684A (ja) * 1998-06-18 2000-01-14 Sony Corp 金属層の形成方法
US6287977B1 (en) 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
JP3317279B2 (ja) 1998-08-17 2002-08-26 セイコーエプソン株式会社 半導体装置の製造方法
JP2000114261A (ja) 1998-10-02 2000-04-21 Seiko Epson Corp 半導体装置とその製造方法
JP2001077195A (ja) 1999-09-07 2001-03-23 Sony Corp 半導体装置
JP2002064138A (ja) 2000-08-18 2002-02-28 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002064139A (ja) * 2000-08-18 2002-02-28 Hitachi Ltd 半導体装置の製造方法
US6498091B1 (en) * 2000-11-01 2002-12-24 Applied Materials, Inc. Method of using a barrier sputter reactor to remove an underlying barrier layer
US6436814B1 (en) * 2000-11-21 2002-08-20 International Business Machines Corporation Interconnection structure and method for fabricating same
US6613664B2 (en) * 2000-12-28 2003-09-02 Infineon Technologies Ag Barbed vias for electrical and mechanical connection between conductive layers in semiconductor devices
KR100385227B1 (ko) * 2001-02-12 2003-05-27 삼성전자주식회사 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법
US6607977B1 (en) * 2001-03-13 2003-08-19 Novellus Systems, Inc. Method of depositing a diffusion barrier for copper interconnect applications
JP2002299436A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置およびその製造方法
JP2003249547A (ja) * 2002-02-22 2003-09-05 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
US20030203615A1 (en) * 2002-04-25 2003-10-30 Denning Dean J. Method for depositing barrier layers in an opening
US6949461B2 (en) 2002-12-11 2005-09-27 International Business Machines Corporation Method for depositing a metal layer on a semiconductor interconnect structure
JP2004342702A (ja) * 2003-05-13 2004-12-02 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2005050903A (ja) * 2003-07-30 2005-02-24 Toshiba Corp 半導体装置およびその製造方法
JP4278481B2 (ja) * 2003-10-23 2009-06-17 株式会社ルネサステクノロジ 半導体装置の製造方法
US20050173799A1 (en) * 2004-02-05 2005-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for its fabricating
JP4832807B2 (ja) 2004-06-10 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553121B2 (en) 2014-08-28 2017-01-24 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
JP2006024905A (ja) 2006-01-26
US20070141831A1 (en) 2007-06-21
US20110171828A1 (en) 2011-07-14
US7709955B2 (en) 2010-05-04
US20050275110A1 (en) 2005-12-15
US20070138532A1 (en) 2007-06-21
US7936069B2 (en) 2011-05-03
US20100176511A1 (en) 2010-07-15
US7709388B2 (en) 2010-05-04
US7192871B2 (en) 2007-03-20
US8222146B2 (en) 2012-07-17

Similar Documents

Publication Publication Date Title
JP4832807B2 (ja) 半導体装置
US7514354B2 (en) Methods for forming damascene wiring structures having line and plug conductors formed from different materials
TWI402936B (zh) 用於金屬集成之新穎結構及其製造方法
JP4918778B2 (ja) 半導体集積回路装置の製造方法
US7439624B2 (en) Enhanced mechanical strength via contacts
US8749064B2 (en) Semiconductor device with a line and method of fabrication thereof
US8466055B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20070059919A1 (en) Method of manufacturing semiconductor device
JP4764606B2 (ja) 半導体装置およびその製造方法
JP2010258215A (ja) 半導体装置及び半導体装置の製造方法
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
KR100660915B1 (ko) 반도체 소자의 배선 형성 방법
CN110707066A (zh) 一种内连线结构及其制备方法
JP2007294625A (ja) 半導体装置の製造方法
JP2007115980A (ja) 半導体装置及びその製造方法
JP2010507236A (ja) 半導体デバイスおよび相互接続構造体の形成方法
KR101141214B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP4786680B2 (ja) 半導体装置の製造方法
JP2007335578A (ja) 半導体装置及びその製造方法
JP5310721B2 (ja) 半導体装置とその製造方法
JP2007194566A (ja) 半導体装置およびその製造方法
KR100720402B1 (ko) 듀얼 다마센 공정을 이용한 금속 배선 형성 방법
US7727885B2 (en) Reduction of punch-thru defects in damascene processing
JP2009170665A (ja) 半導体装置および半導体装置の製造方法
KR20100073779A (ko) 반도체 소자의 금속배선 및 그 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080512

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080512

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100511

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110822

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110913

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110921

R150 Certificate of patent or registration of utility model

Ref document number: 4832807

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140930

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350