CN110718504B - 插塞结构、三维存储器的形成方法和三维存储器 - Google Patents

插塞结构、三维存储器的形成方法和三维存储器 Download PDF

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Abstract

本申请实施例公开了一种插塞结构、三维存储器的形成方法和三维存储器，其中，插塞结构的形成方法包括：采用第一刻蚀工艺对连接层表面的介质层和所述连接层进行刻蚀，形成第一插塞孔；采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成第二插塞孔；在所述第二插塞孔内沉积导电材料，形成插塞结构。

Description

插塞结构、三维存储器的形成方法和三维存储器
技术领域
本申请实施例涉及半导体器件及其制造领域，涉及但不限于一种插塞结构、三维存储器的形成方法和三维存储器。
背景技术
在半导体制造工业中，通常需要将电路图案转移到半导体连接层表面或者半导体衬底中，以形成有效图形窗口或者功能图形，而插塞结构是所述功能图形中的一个重要组成部分。
随着半导体器件集成程度的提高，插塞结构的集成程度也越来越高，插塞结构与半导体连接层连接时的接触电阻会直接影响半导体器件的性能，因此需要降低插塞结构与半导体连接层连接时的接触电阻。
目前，通常是采用湿法刻蚀的方法来降低插塞结构与半导体连接层连接时的接触电阻，但是效果有限。
发明内容
有鉴于此，本申请实施例提供一种插塞结构、三维存储器的形成方法和三维存储器。
本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种插塞结构的形成方法，包括：采用第一刻蚀工艺对连接层表面的介质层和所述连接层进行刻蚀，形成第一插塞孔；
采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成第二插塞孔；
在所述第二插塞孔内沉积金属材料，形成插塞结构；
所述连接层为半导体衬底或导电层。
在一些实施例中，所述第一刻蚀工艺包括：各向异性刻蚀工艺和/或各向同性刻蚀工艺；所述第二刻蚀工艺包括：各向异性刻蚀工艺和/或各向同性刻蚀工艺。
在一些实施例中，所述第一插塞孔包括贯穿所述介质层的第一通孔，和位于所述连接层表面且与所述第一通孔连接的第一接触孔。
在一些实施例中，所述采用第一刻蚀工艺对连接层表面的介质层和所述连接层进行刻蚀，形成第一插塞孔，包括：
以所述介质层表面的图形化掩膜层为第一掩膜，刻穿所述介质层，形成所述第一通孔；
将所述第一通孔对应的位置作为掩膜图形，形成第二掩膜；
基于所述第二掩膜刻蚀所述连接层，形成所述第一接触孔。
在一些实施例中，所述采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成第二插塞孔，包括：
采用第二刻蚀工艺，沿所述第一接触孔的内壁进行刻蚀，形成第二接触孔，所述第二接触孔与所述第一通孔连接形成所述第二插塞孔。
在一些实施例中，所述第二插塞孔的孔径大于所述第一插塞孔的孔径。
在一些实施例中，所述第二插塞孔位于所述介质层中的第一部分的孔径，小于所述第二插塞孔位于所述连接层中的第二部分的孔径。
第二方面，本申请实施例提供一种三维存储器的形成方法，包括：采用第一刻蚀工艺对连接层表面的介质层和所述连接层进行刻蚀，形成至少一个第一插塞孔；
采用第二刻蚀工艺，沿每一所述第一插塞孔的内壁进行刻蚀，形成至少一个第二插塞孔；
在每一所述第二插塞孔内沉积金属材料，形成插塞结构；
对具有所述插塞结构的所述介质层的表面进行平坦化处理，形成所述三维存储器。
在一些实施例中，所述第一刻蚀工艺包括以下任意一种：各向异性刻蚀工艺和各向同性刻蚀工艺；所述第二刻蚀工艺包括以下任意一种：各向异性刻蚀工艺和各向同性刻蚀工艺。
在一些实施例中，所述第二插塞孔的孔径大于所述第一插塞孔的孔径。
第三方面，本申请实施例提供一种三维存储器，包括：
位于连接层之上的介质层；
形成于所述介质层之内的至少一个第二插塞孔；其中，所述第二插塞孔是采用第二刻蚀工艺，沿所述介质层之内的第一插塞孔的内壁进行刻蚀所形成的；
位于所述第二插塞孔之内的插塞结构。
在一些实施例中，所述第二插塞孔位于所述介质层中的第一部分的孔径，小于所述第二插塞孔位于所述连接层中的第二部分的孔径
本申请实施例提供的插塞结构的形成方法、三维存储器的形成方法和三维存储器，通过采用第二刻蚀工艺将形成的第一插塞孔的内壁进行刻蚀，形成第二插塞孔，在所述第二插塞孔内沉积金属材料，形成插塞结构；由于相对于第一插塞孔，所述第二插塞孔与金属材料接触面积增大，因此能够降低插塞结构与半导体连接层连接时的接触电阻，提高半导体器件的性能。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为相关技术中三维存储器的结构示意图；
图2为本申请实施例插塞结构的形成方法的实现流程示意图；
图3A为本申请实施例形成第一插塞孔的过程示意图；
图3B为本申请实施例一种形成第二插塞孔的过程示意图；
图3C为本申请实施例另一种形成第二插塞孔的过程示意图；
图3D本申请实施例插塞结构的形成方法的过程示意图；
图3E为本申请实施例应用于阶梯区域形成第一插塞孔的过程示意图；
图3F为本申请实施例一种应用于阶梯区域形成第二插塞孔的过程示意图；
图3G本申请实施例应用于阶梯区域插塞结构的形成方法的过程示意图；
图3H为本申请实施例应用于沟道区域形成第一插塞孔的过程示意图；
图3I为本申请实施例一种应用于沟道区域形成第二插塞孔的过程示意图；
图3J为本申请实施例应用于沟道区域插塞结构的形成方法的过程示意图；
图4为本申请实施例插塞结构的形成方法的实现流程示意图；
图5A为本申请实施例形成图形化掩膜层的过程示意图；
图5B为本申请实施例形成第一通孔的过程示意图；
图5C为本申请实施例形成第一接触孔的过程示意图；
图5D为本申请实施例形成第二接触孔的过程示意图；
图5E为本申请实施例插塞结构的形成方法的过程示意图；
图6为本申请实施例三维存储器的形成方法的实现流程示意图；
图7A为本申请实施例形成三维存储器内第一插塞孔的过程示意图；
图7B为本申请实施例形成三维存储器内第二插塞孔的过程示意图；
图7C为本申请实施例形成三维存储器内插塞结构的过程示意图；
图7D为本申请实施例形成三维存储器的过程示意图；
图8为本申请实施例三维存储器的结构示意图。
具体实施方式
为使本申请实施例的技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般来说，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排他性的罗列，方法或者装置也可能包含其他的步骤或元素。
在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一特征和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一特征和第二特征之间的实施例，这样第一特征和第二特征可能不是直接接触。
为了更好地理解本申请实施例中提供的插塞结构的形成方法、三维存储器的形成方法和三维存储器，首先对相关技术中的三维存储器的形成方法进行分析说明。
如图1所示，为相关技术中所形成的三维存储器的结构示意图，所述三维存储器包括：连接层10和所述连接层10表面的介质层11，其中，所述连接层10可以是半导体衬底，也可以是导电层。
在所述三维存储器中，还包括沟道区域Ⅲ、围绕所述沟道区域Ⅲ的阶梯区域Ⅱ和所述阶梯区域Ⅱ的远离沟道区域Ⅲ一侧的逻辑电路区域Ⅰ。
在所述逻辑电路区域Ⅰ、阶梯区域Ⅱ和沟道区域Ⅲ中具有至少一个插塞结构。这里包括逻辑电路区域Ⅰ的第一插塞结构12，阶梯区域Ⅱ的第二插塞结构13，沟道区域Ⅲ的第三插塞结构14。
所述第一插塞结构12或第二插塞结构13或第三插塞结构14的底部与与其接触的连接层的接触电阻影响所述三维存储器的性能。通常在形成插塞孔之后，采用湿法刻蚀的方法，去除所述连接层10表面的氧化物，以使得插塞结构与半导体连接层连接时接触良好，但是，相关技术中所形成的三维存储器的插塞结构不能有效的减小半导体器件中半导体连接层表面与插塞结构之间的接触电阻。
基于相关技术所存在的问题，本申请实施例提供一种插塞结构的形成方法，采用第一刻蚀工艺对连接层和连接层表面的介质层进行刻蚀，形成第一插塞孔；通过采用第二刻蚀工艺将形成的第一插塞孔的内壁进行刻蚀，形成第二插塞孔，在所述第二插塞孔内沉积导电材料，例如金属材料，形成插塞结构；由于所述第二插塞孔与金属材料接触面积增大，降低插塞结构与半导体连接层连接时的接触电阻，减小电路中发热现象，提高半导体器件的寿命。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请的具体技术方案做进一步详细描述。
在详细说明本申请实施例之前，首先需要说明的是，本申请实施例的方案可以应用于上述逻辑电路区域Ⅰ、阶梯区域Ⅱ和沟道区域Ⅲ中的任意一个或多个区域中。
图2为本申请实施例提供的插塞结构的形成方法流程示意图，参考图2，所述插塞结构的形成方法包括：
步骤S201，采用第一刻蚀工艺对连接层和连接层表面的介质层进行刻蚀，形成第一插塞孔。
如图3A所示，采用第一刻蚀工艺对连接层301和连接层表面的介质层302进行刻蚀，形成第一插塞孔303。
这里，所述连接层301可以是衬底，位于整个结构的最底层，所述连接层301的材料可以选择硅(Si)、硅锗合金(SiGe)、碳化硅(SiC)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锌(ZnO)、氧化镓(Ga2O3)或铝酸锂(LiAlO2)等中的任意一种。由于Si价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，因此本实施例中可以选择Si作为连接层301。
所述介质层302位于所述连接层301表面，可以是单层结构也可以是叠层结构，所述介质层302材料可以是氧化硅、氮化硅、氮氧化硅、碳化硅和碳氮化硅中的一种或者多种的任意组合。
本申请实施例中，采用第一刻蚀工艺对连接层301和连接层表面的介质层302进行刻蚀，形成第一插塞孔303，这样，后续的刻蚀工艺可以沿所述第一插塞孔进行进一步刻蚀，从而降低刻蚀的难度。
需要说明的是，所述采用第一刻蚀工艺对连接层301和连接层表面的介质层302进行刻蚀，形成第一插塞孔303时，可以有三种刻蚀方式：
方式一，采用第一刻蚀工艺刻蚀至所述连接层301表面为止，对应地，所形成的第一插塞孔303为贯穿所述介质层302的通孔(未图示)。
方式二，采用第一刻蚀工艺刻穿所述介质层302，并刻蚀第一厚度的所述连接层301，即图3A中示出的情况。
方式三，采用第一刻蚀工艺刻蚀所述介质层302，但并未完全刻穿所述介质层302(未图示)。
步骤S202，采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成第二插塞孔。
如图3B或图3C所示，采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成图3B中的第二插塞孔304A或图3C中的第二插塞孔304B。
其中，如图3B所示，沿所述第一插塞孔的内壁进行刻蚀，可以仅刻蚀所述连接层301内的所述第一插塞孔303。
在其他实施例中，如图3C所示，沿所述第一插塞孔的内壁进行刻蚀，可以刻蚀所述介质层302和所述连接层301内的所述第一插塞孔303的内壁。
在一些实施例中，采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，包括对所述第一插塞孔横向的刻蚀和纵向的刻蚀，其中，对所述第一插塞孔横向的刻蚀指的是采用所述第二刻蚀工艺对所述第一插塞孔的底部(即第一插塞孔靠近所述连接层的一端)沿平行于连接层表面方向进行刻蚀；对所述第一插塞孔纵向的刻蚀指的是采用所述第二刻蚀工艺对第一插塞孔底部沿垂直于连接层表面方向的刻蚀。
本申请实施例中，通过对所述第一插塞孔横向刻蚀，能够增大所述第一插塞孔底部的宽度，通过对所述第一插塞孔纵向刻蚀，能够增大所述第一插塞孔的深度。总的来说，不管是通过横向刻蚀还是纵向刻蚀，均可以增大所述第一插塞孔与所述连接层之间的接触面积。
步骤S203，在所述第二插塞孔内沉积导电材料，形成插塞结构。
如图3D所示，在所述第二插塞孔内沉积导电材料，例如金属材料，形成插塞结构305。
这里，在所述第二插塞孔内沉积金属材料的方法可以为化学气相沉积(ChemicalVapor Deposition，CVD)或物理气相沉积(Physical Vapour Deposition，PVD)，所述金属材料可以为铜、钨、银、金、钛、钽和铝中的一种或多种的任意组合。由于在所述第二插塞孔内沉积金属材料，因此形成的所述插塞结构305为金属插塞。
需要说明的是，图3D示出的是对图3B示出的第二插塞孔进行金属材料的填充。
需要说明的是，图3A至图3D示出了本申请实施例的插塞结构的形成方法应用于上述逻辑电路区域的情况。
本申请实时例提供的插塞结构的形成方法，形成的所述插塞结构305的底部与所述连接层301的接触面积，相比于相关技术中插塞结构的底部与连接层之间的接触面积增大，从而使得插塞结构的底部与连接层之间的接触电阻减小，所以，在所述插塞结构305所在的半导体器件中，所述半导体器件的内部电路的发热现象减小，从而提高了所述半导体器件的寿命。
在其他实施例中，所述插塞结构的形成方法还可以应用于上述阶梯区域Ⅱ，所述插塞结构的形成方法包括：
请继续参照上述步骤S201至步骤S203。
在步骤S201中，采用第一刻蚀工艺对连接层和连接层表面的介质层进行刻蚀，形成第一插塞孔。
本申请实施例中，插塞结构形成在阶梯区域，所述连接层可以是导电层，参考图3E，连接层311表面为堆叠结构312，所述堆叠结构312是由导电层312a和介质层(本实施例中的介质层可以为氧化层312b)循环堆叠而成。这里，所述导电层312a的材料可以为金属材料，例如，金属材料可以为钨。因此，通过金属材料所形成的导电层312a为金属层。金属层所采用的材料跟插塞孔的填充材料可以相同，也可以不同。
本申请实施例中，采用第一刻蚀工艺对所述导电层312a和所述氧化层312b进行刻蚀，形成第一插塞孔313。所述采用第一刻蚀工艺对所述导电层312a和所述氧化层312b进行刻蚀，形成第一插塞孔313也可以有三种刻蚀方式：
方式一，采用第一刻蚀工艺刻蚀至所述导电层312a表面为止，对应地，所形成的第一插塞孔313为贯穿所述氧化层312b的通孔(未图示)。
方式二，采用第一刻蚀工艺刻穿所述氧化层312b，并刻蚀第一厚度的所述导电层312a，即图3E中示出的情况。
方式三，采用第一刻蚀工艺刻蚀所述氧化层312b，但并未完全刻穿所述氧化层312b(未图示)。
需要说明的是，图3E作为示意图，仅示出了一个台阶结构上形成第一插塞孔313的情况，在其他实施例中，任意台阶结构上也均可形成所述第一插塞孔313。
在步骤S202中，采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成第二插塞孔。
如图3F所示，采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成图3F中的第二插塞孔314。
其中，如图3F所示，沿所述第一插塞孔的内壁进行刻蚀，可以仅刻蚀所述导电层312a中部分所述第一插塞孔。
在其他实施例中，沿所述第一插塞孔的内壁进行刻蚀，可以刻蚀所述氧化层312b和所述导电层312a内的所述第一插塞孔的内壁，即，所述第一插塞孔内壁整体均进一步进行刻蚀(未示出)。
在一些实施例中，采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，包括对所述第一插塞孔横向的刻蚀和纵向的刻蚀，其中，对所述第一插塞孔横向的刻蚀指的是采用所述第二刻蚀工艺对所述第一插塞孔的底部(即第一插塞孔靠近所述连接层的一端)沿平行于连接层表面方向进行刻蚀；对所述第一插塞孔纵向的刻蚀指的是采用所述第二刻蚀工艺对第一插塞孔底部沿垂直于连接层表面方向的刻蚀。
本申请实施例中，通过对所述第一插塞孔横向刻蚀，能够增大所述第一插塞孔底部的宽度，通过对所述第一插塞孔纵向刻蚀，能够增大所述第一插塞孔的深度。总的来说，不管是通过横向刻蚀还是纵向刻蚀，均可以增大所述第一插塞孔与所述连接层之间的接触面积。
在步骤S203中，在所述第二插塞孔内沉积导电材料，形成插塞结构。
如图3G所示，在所述第二插塞孔内沉积导电材料，例如金属材料，形成插塞结构315。
这里，在所述第二插塞孔内沉积金属材料的方法可以为CVD或PVD，所述金属材料可以为铜、钨、银、金、钛、钽和铝中的一种或多种的任意组合。由于在所述第二插塞孔内沉积金属材料，因此形成的所述插塞结构315为金属插塞。
需要说明的是，图3E至图3G示出了本申请实施例的插塞结构的形成方法应用于上述阶梯区域的情况。
在其他实施例中，所述插塞结构的形成方法还可以应用于上述沟道区域Ⅲ，所述插塞结构的形成方法包括：
请继续参照上述步骤S201至步骤S203。
在步骤S201中，采用第一刻蚀工艺对连接层和连接层表面的介质层进行刻蚀，形成第一插塞孔。
需要说明的是，在本申请实施例中，插塞结构形成在沟道区域，所述连接层可以是衬底，参考图3H，连接层321表面为堆叠结构322，所述堆叠结构322是由导电层322a和导电层表面的氧化层322b循环堆叠而成。这里，所述导电层322a的材料可以为金属。
如图3H所示，采用第一刻蚀工艺对所述连接层321和所述堆叠结构322进行刻蚀，形成第一插塞孔323。
需要说明的是，所述采用第一刻蚀工艺对所述连接层321和所述堆叠结构322进行刻蚀，形成第一插塞孔323也可以有三种刻蚀方式：
方式一，采用第一刻蚀工艺刻蚀至所述连接层321表面为止，对应地，所形成的第一插塞孔323为贯穿所述堆叠结构322的通孔(未图示)。
方式一，采用第一刻蚀工艺刻穿堆叠结构322，并刻蚀第一厚度的所述连接层321，即图3H中示出的情况。
方式三，采用第一刻蚀工艺刻蚀所述堆叠结构322，但并未完全刻穿所述堆叠结构322(未图示)。
需要说明的是，图3H作为示意图，仅示出了形成一个所述第一插塞孔323的情况，在其他实施例中，在所述沟道区域可以形成若干所述第一插塞孔323。
在步骤S202中，采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成第二插塞孔。
如图3I所示，采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成图3I中的第二插塞孔324。
其中，如图3I所示，沿所述第一插塞孔的内壁进行刻蚀，可以仅刻蚀所述连接层321中部分的所述第一插塞孔323。
在其他实施例中，沿所述第一插塞孔的内壁进行刻蚀，可以刻蚀所述堆叠结构322和所述连接层321内的所述第一插塞孔的内壁，即，对所述第一插塞孔的内壁整体进一步进行刻蚀(未示出)。
在一些实施例中，采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，包括对所述第一插塞孔横向的刻蚀和纵向的刻蚀，其中，对所述第一插塞孔横向的刻蚀指的是采用所述第二刻蚀工艺对所述第一插塞孔的底部(即第一插塞孔靠近所述连接层的一端)沿平行于连接层表面方向进行刻蚀；对所述第一插塞孔纵向的刻蚀指的是采用所述第二刻蚀工艺对第一插塞孔底部沿垂直于连接层表面方向的刻蚀。
本申请实施例中，通过对所述第一插塞孔横向刻蚀，能够增大所述第一插塞孔底部的宽度，通过对所述第一插塞孔纵向刻蚀，能够增大所述第一插塞孔的深度。总的来说，不管是通过横向刻蚀还是纵向刻蚀，均可以增大所述第一插塞孔与所述连接层之间的接触面积。
在步骤S203中，在所述第二插塞孔内沉积导电材料，形成插塞结构。
如图3J所示，在所述第二插塞孔内沉积导电材料，例如金属材料，形成插塞结构325。
这里，在所述第二插塞孔内沉积金属材料的方法可以为CVD或PVD，所述金属材料可以为铜、钨、银、金、钛、钽和铝中的一种或多种的任意组合。由于在所述第二插塞孔内沉积金属材料，因此形成的所述插塞结构325为金属插塞。
需要说明的是，图3H至图3J示出了本申请实施例的插塞结构的形成方法应用于上述沟道区域的情况。
在一些实施例中，所述第一刻蚀工艺和所述第二刻蚀工艺可以采用以下任意一种组合方式进行实现：
方式一：所述第一刻蚀工艺是各向异性刻蚀工艺，所述第二刻蚀工艺是各向同性刻蚀工艺。
方式二：所述第一刻蚀工艺是各向异性刻蚀工艺，所述第二刻蚀工艺是各向异性刻蚀工艺。
方式三：所述第一刻蚀工艺是各向同性刻蚀工艺，所述第二刻蚀工艺是各向同性刻蚀工艺。
方式四：所述第一刻蚀工艺是各向同性刻蚀工艺，所述第二刻蚀工艺是各向异性刻蚀工艺。
其中，采用各向同性刻蚀工艺对基片(即刻蚀对象)刻蚀时，若沿基片表面向下刻蚀的刻蚀速率与其他各方向刻蚀的刻蚀速率大致相同，则这种刻蚀称为各向同性刻蚀工艺；若沿基片表面向下的刻蚀速率远大于其他各方向的刻蚀速率，这种刻蚀称为向异性刻蚀工艺。
当然，在其他实施例中，所述第一刻蚀工艺也可以是其他任意一种刻蚀工艺，或者，所述第二刻蚀工艺可以是其他任意一种刻蚀工艺，即并不限定第一刻蚀工艺是各向同性刻蚀工艺或者各向异性刻蚀工艺，或者并不限定第二刻蚀工艺是各向同性刻蚀工艺或者各向异性刻蚀工艺。
本申请实时例中，所述第一刻蚀工艺是各向异性刻蚀工艺，所述第二刻蚀工艺是各向同性刻蚀工艺。首先采用各向异性刻蚀工艺刻蚀所述连接层表面的介质层和所述连接层，以获得满足深宽比需求的所述第一插塞孔301；然后采用各向同性刻蚀工艺沿所述第一插塞孔301的内壁进行刻蚀，以使得所述第一插塞孔301的尺寸参数变大，得到具有较大尺寸参数的第二插塞孔，进而提高所述第一插塞孔301内壁的表面积，以使得插塞结构与连接层的接触面积增大。
需要解释的是，这里所提到的深宽比是指所述第一插塞孔的深度与直径(或宽度)的比值，或者，是指刻蚀的深度与刻蚀直径(或刻蚀宽度)的比值。
图4为本申请实施例插塞结构的形成方法的实现流程示意图，如4所示，所述方法包括以下步骤：
步骤S401，以介质层表面的图形化掩膜层为第一掩膜，刻穿所述介质层，形成所述第一通孔。
如图5A所示，提供待处理半导体器件，所述待处理半导体器件从下往上依次是连接层501、介质层502和图形化掩膜层503，所述图形化掩膜层503上具有满足要求的刻蚀图案504，所述图形化掩膜层503形成在所述介质层502表面。
这里，在所述介质层502上形成所述图形化掩膜层503的方法可以是PVD或CVD。所述图形化掩膜层503材料可以是氧化硅、氮化硅、氮氧化硅、碳化硅和碳氮化硅中的一种或者多种的任意组合。
如图5B所示，以所述图形化掩膜层503为第一掩膜，刻穿所述介质层502，形成所述第一通孔502A。
所述第一通孔502A位于所述介质层502之内。
步骤S402，将所述第一通孔对应的位置作为掩膜图形，形成第二掩膜，基于所述第二掩膜刻蚀所述连接层，形成所述第一接触孔。
这里，在形成所述第一接触孔之前，还可以去除所述图形化掩膜层503。其中，去除所述图形化掩膜层503的方法为湿法去除。
如图5C所示，以刻蚀后的介质层为第二掩膜，对连接层501进行刻蚀，形成第一接触孔502B。所述第一接触孔502B位于所述连接层501中。
需要说明的是，图5C中，已经去除所述图形化掩膜层503的结构。
其中，所述第一通孔502A对应的位置作为掩膜图形，也就是刻蚀后的介质层，以刻蚀后的介质层作为第二掩膜，对所述连接层501进行刻蚀，在所述连接层501内形成所述第一接触孔502B，所述第一通孔502A和第一接触孔502B连接形成第一插塞孔。
步骤S403，采用第二刻蚀工艺，沿所述第一接触孔的内壁进行刻蚀，形成第二接触孔。
需要说明的是，沿所述第一接触孔的内壁进行刻蚀时，还可以包括刻蚀所述第一通孔502A，使得所述第一通孔502A孔径增大。
如图5D所示，沿所述第一接触孔的内壁进行刻蚀，形成第二接触孔502C。
其中，所述第二接触孔502C与所述第一通孔502A连接形成所述第二插塞孔。
这里，所述第二插塞孔的孔径大于所述第一插塞孔的孔径。
所述第二插塞孔的孔径大于所述第一插塞孔的孔径可以包括：所述第二接触孔502C的宽度尺寸和深度尺寸大于所述第一接触孔的宽度尺寸和深度尺寸。
需要说明的是，本申请实施例对所述第一插塞孔和/或所述第二插塞孔的开口形状均不限定，即所述第一插塞孔和/或所述第二插塞孔的开口形状可以是圆形，也可以是方形，插塞孔顶部形状可以为半球形、球形、椭球行或者葫芦形、水滴形等，所述第一插塞孔和/或所述第二插塞孔的形状也可以是其他任何满足半导体器件的插塞结构要求的形状。
在一些实施例中，所述第二插塞孔位于所述介质层中的第一部分的孔径，小于所述第二插塞孔位于所述连接层中的第二部分的孔径。
在其他实施例中，所述第二刻蚀工艺可以是各向同性刻蚀工艺，其中，通过控制所述各向同性刻蚀工艺中的刻蚀参数，以控制刻蚀速率，得到满足要求的所述第二接触孔502C的宽度尺寸和深度尺寸。
步骤S404，在第二插塞孔内沉积金属材料，形成插塞结构。
如图5E所示，在所述第二接触孔502C与所述第一通孔502A内沉积金属材料，形成插塞结构。
其中，在所述第二接触孔502C与所述第一通孔502A内沉积金属材料的方法可以为CVD。
在其他实施例中，在步骤S404之前，即在第二插塞孔内沉积金属材料，形成插塞结构之前，还可以包括以下步骤：
步骤S4041，在所述第二接触孔502C的表面沉积形成连接层。
所述连接层有助于连接层与金属材料的有效连接，从而能够提高所形成的插塞结构的导电性。
本申请实施例中，所述连接层的材料可以是氮化钛。沉积所述连接层的方法可以是CVD，也可以是PVD。
本申请实施例中，由于所述第二接触孔502C的孔径大于所述第一接触孔的孔径，因此沉积的金属材料与连接层的接触面积增大，从而使得形成的插塞结构与所述连接层的接触电阻减小。
在其他实时例中，所述插塞结构的形成方法还可应用于上述沟道区域和阶梯区域，具体形成方法与前述应用于上述沟道区域和阶梯区域的实施例方法一致，在此不做赘述。
在上述任一插塞结构的形成方法实施例的基础上，本申请实施例提供一种三维存储器的形成方法，如图6所示，为本申请实施例提供的三维存储器的形成方法的流程示意图，所述方法包括：
S601，采用第一刻蚀工艺对连接层表面的介质层和所述连接层进行刻蚀，形成至少一个第一插塞孔。
如图7A所示，采用第一刻蚀工艺对连接层表面的介质层702和连接层701进行刻蚀，形成至少一个第一插塞孔703。
本申请实施例中，在形成至少一个第一插塞孔703之前，还可以包括以下步骤：
S6011，提供连接层701，并在所述连接层701表面沉积形成介质层702。
这里，所述连接层701位于整个结构的最底层，所述连接层701的材料可以选择硅(Si)、硅锗合金(SiGe)、碳化硅(SiC)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锌(ZnO)、氧化镓(Ga2O3)或铝酸锂(LiAlO2)等中的任意一种。由于Si连接层价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，因此本实施例中可以选择Si作为连接层701。
所述介质层702位于所述连接层701表面，所述介质层702可以是单层结构也可以是叠层结构，所述介质层702材料可以是氧化硅、氮化硅、氮氧化硅、碳化硅和碳氮化硅中的一种或者多种的任意组合。本申请实施例中，所述介质层可以为单层结构，所述介质层702的材料可以为氧化硅。
在申请实施例中，所述连接层701还可以包括器件区(图中未示出)和逻辑区(图中未示出)，所述逻辑区位于所述器件区的外围。所述介质层702可以是单层结构或叠层结构，所述介质层内部的结构可以根据所述三维存储器内部电路需求而定。例如：所述逻辑区的连接层的表面的介质层可以为单层结构，所述器件区可以包括阶梯区域和沟道区域，阶梯区域和沟道区域中的介质层为叠层结构。
本申请实施例中，采用第一刻蚀工艺对连接层701和连接层表面的介质层702进行刻蚀，形成至少一个第一插塞孔703，后续的刻蚀工艺可以沿所述第一插塞孔703进行进一步刻蚀，从而降低刻蚀的难度。
S602，采用第二刻蚀工艺，沿每一所述第一插塞孔的内壁进行刻蚀，形成至少一个第二插塞孔。
如图7B所示，采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成第二插塞孔704。
这里，沿所述第一插塞孔的内壁进行刻蚀，可以是刻蚀所述介质层702和所述连接层701内的所述第一插塞孔703的内壁，也可以仅刻蚀所述连接层701内的所述第一插塞孔703。其中，图7B示出的是刻蚀所述连接层701内的所述第一插塞孔703，以形成在所述连接层701内尺寸参数较大的所述第二插塞孔704。
步骤S603，在每一所述第二插塞孔内沉积金属材料，形成插塞结构。
如图7C所示，在每一所述第二插塞孔内沉积金属材料，形成插塞结构705。
其中，在所述第二插塞孔内沉积金属材料的方法可以为CVD，所述金属材料可以为铜、钨、银、金、钛、钽和铝中的一种或多种的任意组合。
本申请实施例中，所形成的所述插塞结构705的底部与所述连接层701之间的接触面积增大，所述插塞结构705的底部与所述连接层701之间的接触电阻减小，所以，对于包括所述插塞结构705的半导体器件，所述半导体器件的内部电路的发热现象减小，提高了所述半导体器件的寿命。
在其他实施例中，在每一所述第二插塞孔内沉积金属材料，形成插塞结构705还可以包括：
步骤S6031，在所述第二插塞孔内沉积形成连接层，所述连接层有利于所述金属材料和所述连接层701接触。
S604，对具有所述插塞结构的所述介质层的表面进行平坦化处理，形成所述三维存储器。
如图7D所示，对所述介质层702的表面进行平坦化处理，所述平坦化处理的工艺可以采用化学机械抛光(Chemical Mechanical Polishing，CMP)工艺。采用CMP工艺对所述介质层702的上表面进行表面平坦化处理，以去除在所述介质层707上表面残留的掩膜材料。
本申请实施例中，通过采用第二刻蚀工艺对形成的第一插塞孔的内壁进行刻蚀，形成第二插塞孔；使得所形成的所述插塞结构的底部与所述连接层的接触面积增大，接触电阻减小，所以，在所述三维存储器中，所述三维存储器的内部电路的发热现象减小，提高了所述三维存储器的寿命。
在一些实施例中，所述第一刻蚀工艺和所述第二刻蚀工艺可以采用以下任意一种组合方式进行实现：
方式一：所述第一刻蚀工艺是各向异性刻蚀工艺，所述第二刻蚀工艺是各向同性刻蚀工艺。
方式二：所述第一刻蚀工艺是各向异性刻蚀工艺，所述第二刻蚀工艺是各向异性刻蚀工艺。
方式三：所述第一刻蚀工艺是各向同性刻蚀工艺，所述第二刻蚀工艺是各向同性刻蚀工艺。
方式四：所述第一刻蚀工艺是各向同性刻蚀工艺，所述第二刻蚀工艺是各向异性刻蚀工艺。
其中，采用各向同性刻蚀工艺对基片(即刻蚀对象)刻蚀时，若沿基片表面向下刻蚀的刻蚀速率与其他各方向刻蚀的刻蚀速率大致相同，则这种刻蚀称为各向同性刻蚀工艺；若沿基片表面向下的刻蚀速率远大于其他各方向的刻蚀速率，这种刻蚀称为向异性刻蚀工艺。
当然，在其他实施例中，所述第一刻蚀工艺也可以是其他任意一种刻蚀工艺，或者，所述第二刻蚀工艺可以是其他任意一种刻蚀工艺，即并不限定第一刻蚀工艺是各向同性刻蚀工艺或者各向异性刻蚀工艺，或者并不限定第二刻蚀工艺是各向同性刻蚀工艺或者各向异性刻蚀工艺。
本申请实时例中，所述第一刻蚀工艺是各向异性刻蚀工艺，所述第二刻蚀工艺是各向同性刻蚀工艺。首先采用各向异性刻蚀工艺刻蚀所述连接层表面的介质层和所述连接层，以获得满足深宽比需求的所述第一插塞孔；然后采用各向同性刻蚀工艺沿所述第一插塞孔的内壁进行刻蚀，以使得所述第一插塞孔的尺寸参数变大，得到具有较大尺寸参数的第二插塞孔，进而提高所述第一插塞孔内壁的表面积，以使得插塞结构与连接层的接触面积增大。
需要解释的是，这里所提到的深宽比是指所述第一插塞孔的深度与直径(或宽度)的比值，或者，是指刻蚀的深度与刻蚀直径(或刻蚀宽度)的比值。
当然，在一些实施例中，所述第一刻蚀工艺也可以是其他任意一种刻蚀工艺，或者，所述第二刻蚀工艺可以是其他任意一种刻蚀工艺，即并不限定第一刻蚀工艺是各向同性刻蚀工艺或者各向异性刻蚀工艺，或者并不限定第二刻蚀工艺是各向同性刻蚀工艺或者各向异性刻蚀工艺。
在其他实施例中，所述第二插塞孔的孔径大于所述第一插塞孔的孔径。所述孔径包括所述第二插塞孔或所述第一插塞孔的尺寸参数。其中，所述第二插塞孔的孔径大于所述第一插塞孔的孔径可以是所述第二插塞孔的某一组成部分的尺寸参数大于所述第一插塞孔的某一组成部分的尺寸参数。
需要说明的是，所述第一插塞孔或所述第二插塞孔的开口形状不限定，即可以是圆形，也可以是方形，或者其他任何满足半导体器件的插塞结构的形状。
在上述任一三维存储器的形成方法实施例的基础上，本申请实施例提供一种三维存储器，如图8所示，为本申请实施例提供的三维存储器的结构示意图，所述三维存储器包括连接层801，位于连接层801之上的介质层802。
所述连接层801位于整个结构的最底层，本实施例中可以选择Si作为连接层801。
所述介质层802沉积于所述连接层801之上的，所述介质层802的层数小于或等于最终所形成的三维存储器的叠层结构的总层数。例如，先形成叠层结构时，所述介质层802可以为最终形成叠层层数；后形成叠层结构时，所述介质层802可以为牺牲层，所述牺牲层有利于形成所述插塞结构。
在本申请实施例中，所述三维存储器包括沟道区域Ⅲ、围绕所述沟道区域Ⅲ的阶梯区域Ⅱ和所述阶梯区域Ⅱ的远离沟道区域Ⅲ一侧的逻辑电路区域Ⅰ。在所述沟道区域Ⅲ和所述阶梯区域Ⅱ的所述介质层802是堆叠结构，其中，所述堆叠结构由导电层802a和氧化层802b循环堆叠而成。
本申请实施例中，包括逻辑电路区域Ⅰ的第一插塞结构803，阶梯区域Ⅱ的第二插塞结构804，沟道区域Ⅲ的第三插塞结构805。
所述插塞结构内部可以为金属材料，具体的，所述金属材料可以为铜、钨、银、金、钛、钽和铝中的一种或多种的任意组合。
在其他申请实施例中，在所述逻辑电路区域Ⅰ、阶梯区域Ⅱ和沟道区域Ⅲ中的每一区域中均可以具有至少一个插塞结构。
本申请实施例提供的三维存储器，由于所述插塞结构的底部和所述连接层之间的接触面积增大，所述插塞结构的底部和所述连接层之间的接触电阻降低，因此在所形成的三维存储器不会产生大量热，提高半导体的性能，保证三维存储器的电学性能，提高所述三维存储器的寿命。
需要说明的是，本实施例三维存储器的描述，与上述方法实施例的描述类似，具有同方法实施例相似的有益效果，因此不做赘述。对于本申请三维存储器实施例中未披露的技术细节，请参照本申请上述方法实施例的描述而理解。
本领域内的技术人员应明白，本申请实施例的三维存储器的形成方法及三维存储器的其他构成以及作用，对于本领域的技术人员而言都是已知的，为了减少冗余，本申请实施例不做赘述。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种插塞结构的制作方法，其特征在于，所述方法包括：
采用第一刻蚀工艺对连接层表面的介质层和所述连接层进行刻蚀，形成第一插塞孔；
采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，包括对所述第一插塞孔纵向的刻蚀和底部沿平行于连接层表面方向的刻蚀，形成第二插塞孔；
所述第二插塞孔的孔径大于所述第一插塞孔的孔径；
在所述第二插塞孔内沉积导电材料，形成插塞结构；
所述连接层为衬底或导电层。
2.如权利要求1所述方法，其特征在于，所述第一刻蚀工艺包括：各向异性刻蚀工艺和/或各向同性刻蚀工艺；
所述第二刻蚀工艺包括：各向异性刻蚀工艺和/或各向同性刻蚀工艺。
3.如权利要求1所述方法，其特征在于，所述第一插塞孔包括贯穿所述介质层的第一通孔，和位于所述连接层表面且与所述第一通孔连接的第一接触孔。
4.如权利要求3所述方法，其特征在于，所述采用第一刻蚀工艺对连接层表面的介质层和所述连接层进行刻蚀，形成第一插塞孔，包括：
以所述介质层表面的图形化掩膜层为第一掩膜，刻穿所述介质层，形成所述第一通孔；
将所述第一通孔对应的位置作为掩膜图形，形成第二掩膜；
基于所述第二掩膜刻蚀所述连接层，形成所述第一接触孔。
5.如权利要求3所述方法，其特征在于，所述采用第二刻蚀工艺，沿所述第一插塞孔的内壁进行刻蚀，形成第二插塞孔，包括：
采用第二刻蚀工艺，沿所述第一接触孔的内壁进行刻蚀，形成第二接触孔，所述第二接触孔与所述第一通孔连接形成所述第二插塞孔。
6.如权利要求1至5任一项所述方法，其特征在于，所述第二插塞孔位于所述介质层中的第一部分的孔径，小于所述第二插塞孔位于所述连接层中的第二部分的孔径。
7.一种三维存储器的形成方法，其特征在于，所述方法包括：
采用第一刻蚀工艺对连接层表面的介质层和所述连接层进行刻蚀，形成至少一个第一插塞孔；
采用第二刻蚀工艺，沿每一所述第一插塞孔的内壁进行刻蚀，包括对所述第一插塞孔纵向的刻蚀和底部沿平行于连接层表面方向的刻蚀，形成至少一个第二插塞孔；
所述第二插塞孔的孔径大于所述第一插塞孔的孔径；
在每一所述第二插塞孔内沉积金属材料，形成插塞结构；
对具有所述插塞结构的所述介质层的表面进行平坦化处理，形成所述三维存储器。
8.根据权利要求7所述的方法，其特征在于，所述第一刻蚀工艺包括以下任意一种：各向异性刻蚀工艺或各向同性刻蚀工艺；所述第二刻蚀工艺包括以下任意一种：各向异性刻蚀工艺或各向同性刻蚀工艺。
9.一种三维存储器，其特征在于，所述三维存储器包括：
位于连接层之上的介质层；
形成于所述介质层之内的至少一个插塞孔；
所述插塞孔还形成于所述连接层；
位于所述插塞孔之内的插塞结构；
其中，所述插塞结构位于所述连接层中的第二部分的孔径，大于所述插塞结构位于所述介质层中的第一部分的孔径，减小所述插塞结构的底部与所述连接层之间的接触电阻；
沟道区域；
围绕所述沟道区域的阶梯区域；
所述沟道区域和所述阶梯区域中具有至少一个所述插塞结构。
10.根据权利要求9所述三维存储器，其特征在于，还包括远离所述沟道区域和所述阶梯区域的逻辑电路区域；所述逻辑电路区域中具有至少一个所述插塞结构。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6169010B1 (en) * 1999-01-26 2001-01-02 Lucent Technologies Inc. Method for making integrated circuit capacitor including anchored plug
JP2005294582A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp 半導体装置の製造方法
CN1971921A (zh) * 2005-11-24 2007-05-30 联华电子股份有限公司 半导体元件与内连线结构及各自的制作方法
CN102187452A (zh) * 2008-10-16 2011-09-14 美光科技公司 具有一体式导通孔及导通孔端子的半导体衬底以及相关联系统及方法
CN105321928A (zh) * 2014-07-25 2016-02-10 旺宏电子股份有限公司 半导体结构及内连线结构形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4832807B2 (ja) * 2004-06-10 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置
CN103928392B (zh) * 2013-01-10 2017-05-17 中芯国际集成电路制造(上海)有限公司 局部互连结构的制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6169010B1 (en) * 1999-01-26 2001-01-02 Lucent Technologies Inc. Method for making integrated circuit capacitor including anchored plug
JP2005294582A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp 半導体装置の製造方法
CN1971921A (zh) * 2005-11-24 2007-05-30 联华电子股份有限公司 半导体元件与内连线结构及各自的制作方法
CN102187452A (zh) * 2008-10-16 2011-09-14 美光科技公司 具有一体式导通孔及导通孔端子的半导体衬底以及相关联系统及方法
CN105321928A (zh) * 2014-07-25 2016-02-10 旺宏电子股份有限公司 半导体结构及内连线结构形成方法

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