CN105321928A - 半导体结构及内连线结构形成方法 - Google Patents

半导体结构及内连线结构形成方法 Download PDF

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Abstract

本发明是有关于一种半导体结构及内连线结构形成方法。该半导体结构的内连线结构，是以倒T形的中介窗来增加内连线结构与衬底导电材料(如铜)层之间的介面可靠度。倒T形的中介窗能有效地增加中介窗的底部关键尺寸，借此，减少或消除导电材料层在高温或应力迁移产生的孔隙对内连线结构的中介窗所造成的劣化。

Description

半导体结构及内连线结构形成方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种在半导体装置中，以包含铜为例的内连线结构(如中介窗)的形成方法及半导体结构。
背景技术
在半导体结构中，中介窗是用以连接不同层的导线。在制造过程中,集成电路晶圆可能会产生各种缺陷。为了减少这些缺陷所导致的影响，以及未来可能发生的影响，可先进行预定参数的晶圆测试以确保作业方式。例如，工艺及材料缺点(weakness)可借由在晶片制造的期间或结束时，施加一组应力测试来确定。
应力测试可以帮助控制半导体产品中早期寿命失效的发生率，例如可以模拟产品在中期或长期操作的情形下的影响。借由预期或加强应力的短期的施加，来加速引起边际元件的故障，从其结果来模拟产品在长期操作下的可靠度测试。此概念的一个具体实施方式，被称为高温烘烤或应力迁移烘烤，以辐射能来施加应力，来针对给定的集成电路或元件产生测试可靠度的信息。当产品被稍后分布和投入使用时，典型为150℃-250℃等级的高温可能会产生导致不理想的(suboptimal)性能甚至失效的缺陷。
根据某些情况下，例如内连线结构(如中介窗)耦接到导电层(如铜)，对应于导电层中晶粒的轻微缺陷或隐藏的缺陷可能会导致产品失效的问题,此问题在后续或应力迁移烘烤中会发生或变得更明显。也就是说，在进行应力烘烤之前的性能测试，较不会有产品失效或较少发生产品失效。应力迁移烘烤步骤将导致导电层中的微空位(micro-vacancies)朝这些微空位的聚集处迁移并移动至内连线结构下方，导致内连线结构与导电层之间产生空隙。这样的空隙(例如是空位丛集，vacancyclusters)可能在内连线结构中有电阻的产生；或者在更明显的情况下，导致中介窗的导电通路被阻隔、阻碍或以其他方式抑制，对制造可靠度、效率及成本上有相对不利的影响。
在半导体制造的相关议题中，例如关于内连线结构(例如中介窗)中阻障层与衬底导电结构(例如铜)之间粘着的工艺。不佳的粘着性可能会不可预期地增加中介窗的电阻。
还有一个问题存在于内连线结构(例如中介窗)与导电层(例如铜)之间的接合处，是在处理和可靠度测试期间自然存在于界面的物理应力梯度(physicalstressgradient)。
因此，需要一种不会过度受到空位丛集影响，及可以确保阻障层与铜的良好粘着性以及减少前述物理应力梯度的的内连线结构及内连线结构形成方法。
发明内容
本发明的目的在于，提供一种新的半导体结构及内连线结构形成方法，所要解决的技术问题是使其当内连线结构例如是中介窗时，具有加大基底的形状(enlarged-baseshape)，此加大基底的形状例如是锥形或截头锥形(truncated-cone)或是倒T形。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体结构，其包括：一导电层，位于该半导体结构中；一覆盖层，覆盖该导电层；一介电层，形成于该覆盖层之上；以及一内连线结构，位于该介电层与该覆盖层中，并与该导电层接触，该内连线结构具有一在该介电层处的第一尺寸以及一在该覆盖层处的第二尺寸,以及一在该覆盖层底部处的第三尺寸，该第二尺寸大于或等于该第一尺寸，当该第二尺寸等于该第一尺寸时，该第三尺寸大于该第一尺寸。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体结构，其中该第三尺寸较该第二尺寸宽。
前述的半导体结构，其中该第二尺寸较该第一尺寸宽。
前述的半导体结构，其中该内连线结构包括一倒T形的中介窗。
前述的半导体结构，其中该覆盖层包括氮化物。
前述的半导体结构，其中该介电层的材料包括氧化硅、正硅酸乙酯及低介电常数材料中的至少一个。
前述的半导体结构，其中该内连线结构还具有一在介电层的顶面处的第四尺寸，该第四尺寸不小于该第一尺寸。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种内连线结构形成方法，该内连线结构在半导体结构中具有一倒T形，该方法包括以下步骤:提供并设置一导电层于该半导体结构中；沉积一覆盖层于该导电层之上；以一介电层覆盖该覆盖层；进行蚀刻，穿过该介电层及该覆盖层以连接该导电层，该内连线结构具有一在该介电层的底部或底面处的第一尺寸，该蚀刻步骤包括：产生一在该覆盖层的顶部或顶面处的第二尺寸以及一在该覆盖层的底部或底面处的第三尺寸，其中该第二尺寸大于或等于该第一尺寸，当该第二尺寸等于该第一尺寸时，该第三尺寸大于该第一尺寸。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的内连线结构形成方法，其中沉积步骤包括沉积一层包括硅化学组合物的化合物中的至少一个。
前述的内连线结构形成方法，其中该内连线结构包括一倒T形的中介窗。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知,为达到上述目的，本发明提供了一种形成于半导体结构中的内连线结构。其中半导体结构可包括一导电层(例如铜)、一覆盖导电层的覆盖层、一形成于覆盖层之上的介电材料层，以及一内连线结构。此内连线结构可设置于介电材料层及覆盖层中，并可与导电层接触。此内连线结构可具有一在介电层底部或底面处的第一尺寸，一在覆盖层的顶部或顶面处的第二尺寸，以及一在覆盖层的底部或底面处的第三尺寸。在一实例中，所述的第二尺寸可能不小于所述第一尺寸。在本发明的一实例中，所述第三尺寸可以不小于所述第二尺寸。在一实例中，所述第三尺寸可以小于所述第二尺寸。在一实例中，内连线结构显示一在介电层的顶部或顶面的第四尺寸，所述第四尺寸不小于所述第一尺寸，借此避免相邻中介窗的顶部发生桥接。
借由上述技术方案，本发明半导体结构及内连线结构形成方法至少具有下列优点及有益效果：本发明是以具有加大基底的形状的内连线结构例如是中介窗，来增加内连线结构与衬底导电材料(如铜)层之间的介面可靠度。此加大基底的形状例如是锥形或截头锥形或是倒T形，能有效地增加内连线结构的底部关键尺寸，借此，减少或消除导电材料层在高温或应力迁移产生的孔隙对内连线结构所造成的劣化，并且可以确保阻障层与铜的良好粘着性以及减少在处理和可靠度测试期间的物理应力梯度。
综上所述，本发明是有关于一种半导体结构及内连线结构形成方法。该半导体结构的内连线结构，是以倒T形的中介窗来增加内连线结构及衬底导电材料(如铜)层之间的介面可靠度。倒T形的中介窗能有效地增加中介窗的底部关键尺寸，借此，减少或消除导电材料层在高温或应力迁移产生的孔隙对内连线结构的中介窗所造成的劣化。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1是绘示传统内连线结构与导电层(例如铜)接触且导电层具有微空位的颗粒结构的示意图。
图2是绘示图1结构中的微空位在高温(例如应力迁移)烘烤过程中迁移的概念图。
图3是绘示图2的微空位聚集的状态实际发生在中介窗中的示意图。
图4是绘示依照本发明以介电层与覆盖层中一开口做为形成内连线结构(例如中介窗)的准备的示意图。
图5是绘示施加高压蚀刻至图4的结构，并借以产生倒T形开口的示意图。
图6是绘示图5的倒T形开口的细部以突显出相对尺寸的示意图。
图7是绘示图5的结构的开口内衬有阻障材料，并填入金属于开口中以形成内连线结构(例如倒T形的中介窗)的示意图。
图8是绘示根据本发明微空位的聚集不会造成中介窗被阻隔的示意图。
图9是绘示本发明的方法的概略流程图。
10、110：集成电路结构20、120：导电层
30、130：覆盖层40、140：介电层
50、150：阻障层(阻障材料)60、160：金属
65、165：中介窗70、170：颗粒
80、180：微空位90、190：空隙
145：开口200：区域
205：底切Y：第一尺寸
X1：第二尺寸X2：第三尺寸
300、305、310、315、320：各个步骤
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的半导体结构及内连线结构形成方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
在附图和说明中使用相同的元件标号表示相同、相似或类似的部件及/或元件。其中所使用的方向性用语，例如,顶部、底部、左、右、上、下、以上、下方、底下、后方、及前方，可被字面解释。本发明可以与各种集成电路的制造及其他传统使用上的技术相结合，并且只有所述必要的通常实施步骤被包括进来以提供对本发明的理解。本发明适用于半导体装置的领域和一般工艺。为了说明，下面描述关于一种内连线结构，例如是具有倒T形中介窗的制造方法。
请参阅图式所示，图1绘示了内连线结构(例如中介窗65)形成于一半导体装置的层与层之间。一集成电路结构10包括一导电元件,例如为金属形成的柱状形态，金属材料可为铜,但不限定为铜。此集成电路结构10包括一导电层20，材质例如为铜,一覆盖导电层20的覆盖层30、一覆盖覆盖层30的介电层40。一开孔形成于介电层40与覆盖层30中，此开孔内衬有一阻障层50并填满导电材料，例如金属60。此金属例如为钨(W)及/或铜。有关中介窗65的详细形成方式可以按照普遍接受和已知的工艺步骤进行，在此不再赘述。
当导电层20所包括的材料(例如铜)可能因为包含颗粒70而有缺陷在材料中，空位(例如微空位80)的出现与这些缺陷有关。起初，例如在早期阶段，这些缺陷自身可能对导电材料的总特性的影响可能被忽略及/或可以被忽略。
在随后的半导体装置或集成电路的制造工艺中，例如以温度范围在大约150℃及大约250℃下进行加热或烘烤，可能导致一个或多个的：(i)集成电路中应力的减少/消除；以及(ii)微空位80的诱导迁移。例如，微空位80可以沿着颗粒70在导电层20中迁移，如图2中邻近于微空位80的箭头所示。
在某些情况下，一定数量迁移的微空位80可聚集而形成一个或多个空隙，例如图3中在导电层20中的空隙90。此空隙(即空位丛集)可形成于中介窗65下方，进而增加中介窗电阻及/或在显著的情况下，导致中介窗在集成电路层间被阻隔(blinded)而无法提供可操作的或最佳的导电通路。在大多数集成电路中阻隔中介窗毫无疑问地被认为是有严重的缺陷，因为有这些缺陷的存在而减少了产品的良率与可靠度，并且使制造成本相对地增加。
本发明减少或消除显著增加的内连线结构(例如中介窗)的电阻,借由减少中介窗的阻隔以形成具有扩大基底形状的独特内连线结构,例如是锥形、截头锥形，或倒T形的形状。如图4中的中介窗形成方式,先形成一开口145于集成电路结构110中，此集成电路结构110具有一导电层120、一覆盖导电层120的覆盖层130以及一覆盖覆盖层130的介电层140。在本发明的制造实例中,覆盖层130的材料例如氮化硅(SiN)、氮碳化硅(SiCN)及氢氧碳化硅(SiCOH)。介电层140例如可以为氧化物(例如二氧化硅)、正硅酸乙酯(tetraethylorthosilicate)，以及低K材料，即相对于二氧化硅具有低介电常数的材料。借由一个工艺(例如VA蚀刻或中介层蚀刻)蚀刻穿过介电层140以及覆盖层130，以形成开口145于介电层140中。此开口(例如洞)145的形状由微影图案决定。一实例的VA蚀刻可包括一主蚀刻(mainetch)及/或一过度蚀刻(over-etch)步骤,其借由蚀刻穿过介电层(例如二氧化硅)140并于覆盖层130停止蚀刻；随后进行剥离步骤,以移除光阻材料(未绘示)。可借由执行一附加的步骤(例如突破(break-through)蚀刻步骤)突破覆盖层130，以及执行一后蚀刻处理(postetchtreatment)步骤，以对形成在导电层(例如铜)120表面上的任何的杂质(例如氟化铜及/或氧化铜)进行脱氧及/或脱气。此VA蚀刻的目的是突破介电层及及覆盖层以填入金属。
在一范例中，本发明提供新的VA蚀刻的结构和步骤。此VA蚀刻步骤可包括多道步骤，以不同的化学物质突破不同的膜堆叠(filmstack)。主蚀刻与过度蚀刻是借由突破介电层(二氧化硅)并于覆盖层停止蚀刻的两个步骤。在一范例中，主蚀刻步骤可在去除大部分的膜之后，再改变到过度蚀刻步骤。过度蚀刻的步骤通常发生在一较慢的蚀刻速率中，但更好的选择是针对介电层与覆盖层有更佳的蚀刻选择比，以确保在整个晶圆上的介电膜被突破并停止在覆盖层上。
可借由施加高的压力来执行VA蚀刻中的突破蚀刻步骤，例如压力大小约40毫托耳(millitorr)或更高，例如约40毫托耳或约100毫托耳至300毫托耳，典型的压力数值约为50毫托耳。在此压力下，以例如四氟化碳(CF4)/氩气/氧气的气体从开口145拉回(pullback)覆盖层130，以形成覆盖层130的底切205并放大底部尺寸，例如如图5所示的集成电路结构的底部关键尺寸。在图6中，更详细地描述覆盖层130中的底切205，并注意在图5的区域200。
如图式(图6)所阐明，底切205可以三次量测得到部分特征。关于此方面请特别参照实施例的说明，然而并非据此加入限制或是其他实施例的限制特征。以第一尺寸而言，例如是第一关键尺寸，标记为Y，其可以被定义为开口145在介电层140的底部处的宽度。第二尺寸，例如是第二关键尺寸,标记为X1，其可以表示为开口145在覆盖层130的顶部处的宽度。第三尺寸，例如是第三关键尺寸，标记为X2，其可以表示为开口145在覆盖层130的底部处的宽度。
锥状或侧壁锥角在对应于截头倒圆锥(truncatedinverted-cone)形的介电层140区域中用以定义开口145，而在对应于截头圆锥(truncatedcone)形的覆盖层130区域中(例如底切205区域)中用以定义开口145。另外，或可将实施例或范例修改为圆柱形或近圆柱形，而不是使用或组合使用两种或其中一种前述的截头倒圆锥形及截头圆锥形。
在例示的实施例中，用以定义截头倒圆锥形的侧壁锥角可具有大约80度至大约90度的范围，典型的数值大约为88度。用以定义截头圆锥形的侧壁锥角可具有大约45度至大约90度或更大的范围，典型的数值大约为90度或更大。至于底切205的距离X1-Y，范围可从0纳米至大于大约0纳米，典型的数值约为0纳米，而覆盖层130的厚度范围可从大约300埃至大约800埃，典型的数值大约为500埃。
在这三个尺寸的各种配置上，例如关键尺寸的采用是以可实现本发明的目的。例如，第二尺寸X1,可以大于或等于或大约等于(例如不小于)第一尺寸Y，即X1≧Y。第二尺寸X1，也可以大约等于或小于或大约小于第一尺寸Y。
每一个附加特征的或相关替代配置的特征，第三尺寸X2，可以是不小于第一尺寸Y。也就是说X2≧Y。若X1＝Y，则必须要有X2＞X1的条件，也即当第二尺寸X1与第一尺寸Y相同，第三尺寸X2必须大于第二尺寸X1。第二尺寸X1，也可以约等于(即，不一定是相同或大于)第一尺寸Y。另外，第三尺寸X2，可以是约等于或小于或约小于第一尺寸Y。附带条件是，例如在介电层140区域中开口145的锥度或锥角应不同于(例如，定义更大的锥度或锥角)在覆盖层130区域中开口145的锥度或锥角。
在一范例中，内连线结构中有一第四尺寸,例如是在介电层的顶面处的关键尺寸。第四尺寸不小于第一尺寸,借此避免相邻的中介窗的顶部桥接。
上述任何及/或所有特征/条件产生具有放大的底部尺寸(或相比较于图4的内连线结构而言，具有相对放大的底部尺寸)的开口145，使其与导电层120接触。
放大开口145的底部尺寸可减少制造过程中和后续可靠度测试的过程中因为几何形状增加而引起的应力梯度(即物理应力梯度),例如在第三尺寸X2的附近使物理应力梯度减少及/或有更多的表面区域，并且还可能在第二尺寸X1的附近使物理应力梯度减少及/或有更多的表面区域,及/或减少本文所述的空隙90或190所产生的冲击。另外，此一放大增加了导电层120(例如铜)的暴露面积,可改善阻障层沉积之前所施加的脱气程序的效率。脱气步骤可以包括将晶圆加热至约300℃以驱除气体，气体例如是蚀刻后残留在导电层120的表面或在导电层120的表面附近的氟。
在阻障层沉积之前，可能还有剩余在导电层120上不干净的聚合物或蚀刻后的氟，此将恶化在阻障层沉积期间的金属粘着。此外，这些不干净的聚合物残留可能成为应力迁移烘烤过程中应力释放的脆弱点，因而减少烘烤的有效性。这是值得被关注的问题，例如在一范例中，在阻障层沉积之前，借由加热晶圆至脱气步骤以移除不干净的残留物是有利的。
上述讨论的尺寸放大也可改善额外工艺步骤的性能，例如阻障层沉积前的脱气清洁步骤。此清洁可使导电层120与阻障层150之间的粘着获得改善。
图7绘示了开口145内衬有阻障层150，其材质例如为化学气相沉积(CVD)或物理气相沉积(PVD)的钛/氮化钛及/或氮化钽/钽。接着，在此内衬的开口中填入导电材料以形成一中介窗165；导电材料例如金属160，其可为铜及/或钨。
如图7所建议的，当前面提到的尺寸关系被维持时，中介窗金属160/阻障材料150与底衬的导电层120之间的接触面积相对大于图1所示的现有习知中介窗65中中介窗金属60/阻障材料50与底衬的导电层20之间的接触面积。此外，中介窗金属160与阻障材料150之间的接触面积增加,而介电层140与阻障材料150之间的接触面积及覆盖层130与阻障材料150之间的接触面积也是增加。
根据本发明的内连线结构的形成所得到的优点如图8所示。微空位聚集成为一空隙190于导电层120中，此空隙(空位丛集)正好落在中介窗165下方。这种情况相对于图3所述的情况做比较,空隙90实际上阻隔了中介窗。相反地，图8中的中介窗保留内连线结构(例如中介窗金属60)与导电层120之间的适当操作接触区195，以使中介窗165不被阻隔，且内连线结构仍然可以提供层与层之间所需的连接。
本发明在开口145与导电层120之间具有更大接触面积，相对于现有习知技术的方法而言，本发明可在一给定尺寸的空隙(空位丛集)在中介窗与导电层之间的整个介面中，让阻隔的风险降低。应当注意的是，中介窗165的底部尺寸被放大并没有影响中介窗的顶部尺寸，因此本发明不会增加中介窗165的顶面处发生的桥接。
图9绘示了本发明的方法的概述流程图。依照此概述，在步骤300中，开口内的内连线结构可以传统的方法形成。如图4的范例所述的开口，描述一导电层120、一覆盖层130、以及一介电层140，并形成一开口145于介电层140及覆盖层130中暴露一部分的导电层120。
在步骤305中的高压蚀刻，其可采用四氟化碳(CF4)/氩气/氧气来进行，蚀刻具有拉回覆盖层130的效果，以放大开口145的底部，借以产生图5的底切205。步骤310包括沉积阻障层150(参照图7)，其可包括以化学气相沉积法或物理气相沉积法沉积钛及/或氮化钛至开口145(例如通孔)内衬及导电层(例如铜)120的表面。接着，在步骤315，开口145内填入金属，例如钨，以产生内连线结构(例如中介窗165)。阻障层150可以改善导电层(例如铜)120与填入金属(例如钨)之间的粘着，并且进一步，可以避免铜渗入钨中。在步骤320，进行高温(例如应力-迁移)烘烤以产生应力迁移并验证装置的可靠度。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种半导体结构，其特征在于其包括：
一导电层，位于该半导体结构中；
一覆盖层，覆盖该导电层；
一介电层，形成于该覆盖层之上；以及
一内连线结构，位于该介电层与该覆盖层中，并与该导电层接触，该内连线结构具有一在该介电层处的第一尺寸以及一在该覆盖层处的第二尺寸,以及一在该覆盖层底部处的第三尺寸，该第二尺寸大于或等于该第一尺寸，当该第二尺寸等于该第一尺寸时，该第三尺寸大于该第一尺寸。
2.根据权利要求1所述的半导体结构，其特征在于其中该第三尺寸较该第二尺寸宽。
3.根据权利要求1所述的半导体结构，其特征在于其中该第二尺寸较该第一尺寸宽。
4.根据权利要求1所述的半导体结构，其特征在于其中该内连线结构包括一倒T形的中介窗。
5.根据权利要求1所述的半导体结构，其特征在于其中该覆盖层包括氮化物。
6.根据权利要求1所述的半导体结构，其特征在于其中该介电层的材料包括氧化硅、正硅酸乙酯及低介电常数材料中的至少一个。
7.根据权利要求1所述的半导体结构，其特征在于其中该内连线结构还具有一在介电层的顶面处的第四尺寸，该第四尺寸不小于该第一尺寸。
8.一种内连线结构形成方法，该内连线结构在半导体结构中具有一倒T形，其特征在于该方法包括以下步骤：
提供并设置一导电层于该半导体结构中；
沉积一覆盖层于该导电层之上；
以一介电层覆盖该覆盖层；
进行蚀刻，穿过该介电层及该覆盖层以连接该导电层，该内连线结构具有一在该介电层的底部或底面处的第一尺寸，该蚀刻步骤包括：
产生一在该覆盖层的顶部或顶面处的第二尺寸以及一在该覆盖层的底部或底面处的第三尺寸，其中该第二尺寸大于或等于该第一尺寸，当该第二尺寸等于该第一尺寸时，该第三尺寸大于该第一尺寸。
9.根据权利要求8所述的内连线结构形成方法，其特征在于其中沉积步骤包括沉积一层包括硅化学组合物的化合物中的至少一个。
10.根据权利要求8所述的内连线结构形成方法，其特征在于其中该内连线结构包括一倒T形的中介窗。
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