KR100695487B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 표면 단차가 발생한 소자분리막으로 인하여 후속 층간절연막 형성시 보이드의 발생을 방지하여 소자의 동작 특성을 개선하는데 적합한 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자는 표면 단차가 형성된 소자분리막 및 게이트가 형성된 반도체 기판; 결과물의 상부에 형성된 단차방지층; 및 상기 단차방지층 상부에 형성된 층간절연막을 제공하며, 이에 따라 본 발명은 표면 단차를 갖는 소자분리막 상에 도전 패턴을 형성한 후 절연을 위한 층간절연막 증착시, 인접하는 도전 패턴 사이에 발생할 수 있는 보이드와 같은 불량을 억제하여 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
보이드, 단차, 폴리실리콘막, 리플로우(Reflow), 절연

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING USING THE SAME}
도 1 및 도 3은 종래 기술에 따른 반도체 소자의 평면도.
도 2는 종래 기술의 문제점을 도시한 단면도.
도 4a 및 도 4b는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
51 : 소자분리막 52 : 게이트 스페이서
53a : 단차방지층 54 : 층간절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 인접하는 게이트 라인 사이를 절연하기 위한 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 게이트 라인 사이의 절연막 증착과 관련된 불량은 반도체 소자의 신뢰성에 아주 중요한 요소가 되고 있다. 현재의 반도체 제조 공정에서는 게이트의 선폭이 미세해짐에 따라 액티브와 액티브 사이를 절연시키는 소자분리막의 표면에 형성된 국부적인 단차 발생으로 후속의 게이트 라인과 게이트 라인을 절연하기 위한 절연막 증착시 매립 불량이 발생하게 된다.
도 1 은 종래 기술에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 반도체 기판(11)에 소자분리막(12)을 형성함으로써, 액티브 영역(13)이 정의된다. 이어서 반도체 기판(11) 상에 다수의 게이트 라인(G)을 형성한다.
게이트 라인(G)을 형성하고, 습식 세정 공정을 진행한다. 습식 세정 시, 습식 케미컬이 액티브 영역(13) 간의 간격이 좁은 영역(B)에서 소자분리막(12)의 계면 쪽으로 측면 식각이 진행되어, 소자분리막(12)의 표면 일부가 손실되어 표면 단차를 유발한다. 이 때, 액티브 영역(13) 간의 간격이 넓은 영역(C)에서는 액티브 영역(13)과 소자분리막(12)의 계면 식각이 거의 일어나지 않으므로, 소자분리막(12)의 표면 손실은 없지만, 즉 게이트 라인(G)과 수평 방향으로 액티브 영역(13) 간의 간격이 좁은 영역(B)에서는 소자분리막의 표면 손실(도 3참조)이 발생한다.
도 2는 종래 기술의 문제점을 도시한 단면도이다.
도 2는 도 1을 A∼A' 방향으로 절취한 단면도로써, 소자분리막(12) 상에 게 이트 라인(G)이 형성된다. 게이트 라인(G)을 형성한 후, 세정 공정 시, 액티브 영역(도 1의 '13') 간의 거리가 좁은 영역(B)에서는 소자분리막(12)의 표면이 세정 용액에 의하여 일정 깊이(d) 만큼 손실되고, 액티브 영역(13) 간의 거리가 먼 영역(C)에서는 소자분리막(12)의 표면 손실이 없다.
도 4a 및 도 4b는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 4a에 도시된 바와 같이, 일정 깊이(d) 만큼 표면 손실이 발생한 손실된 소자분리막 상에 다수의 게이트 라인(G)이 형성되고, 게이트 라인(G)의 양측벽에는 게이트 스페이서(14)를 형성한다. 그리고 나서, 게이트 라인(G)을 포함하는 반도체 기판(도 1의 '11')의 전면에 층간절연막(Inter Layer Dielectric, 15)을 증착한다.
도 4b에 도시된 바와 같이, 게이트 라인(G)의 상부가 드러나는 타겟으로 화학적·기계적 연마(Chemical Mechanical Polishing; CMP) 또는 전면 식각(Etch Back)을 실시하여 층간절연막(15)을 평탄화하여 인접하는 게이트 라인(G)을 서로 절연시킨다.
그러나, 상술한 종래 기술은 액티브 영역(도 1의 '13') 간의 거리가 좁은 영역(B)에서는 소자분리막(12)의 표면이 일정 깊이(d)만큼 손실되고, 액티브 영역(13) 간의 거리가 먼 영역(C)에서는 소자분리막(12)의 손실이 없으므로, 이들 영역 간에 단차가 발생한다. 따라서, 액티브 간의 거리가 좁은 영역(B) 액티브 간의 거리가 넓은 영역(C)과 비교하여 높은 종횡비를 형성하여 층간절연막 증착시 완전히 매립하지 못하고 게이트 라인 사이에 보이드(도 4a의 'V')를 유발하여 후속 반도체 공정에서 소자의 불량을 유발하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 표면 단차가 발생한 소자분리막으로 인하여 후속 층간절연막 형성시 보이드의 발생을 방지하여 소자의 동작 특성을 개선하는데 적합한 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자는 표면 단차가 형성된 소자분리막 및 게이트가 형성된 반도체 기판, 결과물의 상부에 형성된 단차방지층, 및 상기 단차방지층 상부에 형성된 층간절연막을 제공한다.
또한, 본 발명의 반도체 소자 제조 방법은 반도체 기판 상부에 표면 단차가 형성된 소자분리막 및 게이트를 형성하는 단계, 결과물 상부에 단차방지층을 형성하는 단계, 및 상기 단차방지층 상에 층간절연막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시 한 단면도이다.
도 5a에 도시된 바와 같이, 소자분리막(51)이 형성됨으로써 액티브 영역의 정의되는 반도체 기판(도 1 참조) 상의 액티브 영역에 다수의 게이트 라인(G)을 형성한다. 본 실시예의 도면은, 표면 단차(51a)가 발생한 소자분리막(51) 상에 형성된 게이트 라인(G)으로 설명한다. 다음으로, 액티브 영역 상에 형성된 다수의 게이트 라인(G)의 양측벽에 스페이서(52)를 형성한다. 스페이서(52)는 질화막 또는 산화막의 단일막 혹은 적층막으로 형성한다.
계속해서, 게이트 라인(G)과 소자분리막(51)의 표면에 폴리실리콘막(53)을 증착한다. 이 때, 폴리실리콘막(53)은 후속 공정에서 단차방지층으로 사용되기 위한 막으로써, 일반적인 산화막 또는 질화막 등의 절연막 보다 스텝 커버리지(Step Coverage) 특성이 좋으므로, 바닥과 측벽에 증착되는 두께 즉, 표면 단차(51a)가 발생한 소자분리막, 게이트 라인(G) 및 표면 단차가 발생하지 않은 소자분리막(52) 상에 균일한 두께로 형성할 수 있다. 여기서, 폴리실리콘막(53)은 10∼100㎚ 두께로 형성한다. 본 발명의 바람직한 실시예에서는 단차 방지층으로 피복특성이 우수한 폴리실리콘막을 사용하였지만, 알루미늄막 또는 지르코늄막과 같은 금속막을 사용하여도 무방하다.
도 5b에 도시된 바와 같이, 폴리실리콘막(53) 표면 에너지를 낮추기 위하여 열처리 공정을 수행하여 플로우(Flow)시킨다. 따라서, 폴리실리콘막(53)은 표면 단차(51a)가 발생하여 높은 종횡비를 갖는 소자분리막 영역으로 리플로우(re-flow)된다. 여기서 폴리실리콘막을 리플로우 하기 위한 공정은, 폴리실리콘막(53)의 리플 로우와 산화를 동시에 진행하기 위하여 수소와 산소 분위기에서 동시에 열처리 한다. 이 때, 열처리 조건은 300∼800℃ 온도 분위기, 10mTorr∼상압에서 진행한다.
또한, 수소분위기에서 플라즈마 처리를 통하여 폴리실리콘막을 리플로우 하여도 동일한 결과를 얻을 수 있다. 다음에, 폴리실리콘막(53)을 절연 물질로 변화시키기 위하여 질소 분위기에서 열처리하여 실리콘 질화막을 형성한다. 실리콘질화막을 형성하기 위한 공정은 질소 분위기에서 열처리는 300∼800℃ 온도 분위기, 10mTorr∼상압에서 진행하여 형성함이 바람직하다.
또한, 산소 또는 질소 플라즈마 처리 공정을 실시하여 폴리실리콘막(53)을 실리콘질화막 또는 실리콘산화막으로 변화시킬 수 있다. 이 때, 산소 플라즈마 또는 질소 플라즈마 처리 조건은 100∼600℃ 온도 분위기, 1∼10mTorr의 압력에서 진행한다.
도 5c에 도시된 바와 같이, 폴리실리콘막(53)의 성질을 변화시켜 절연 특성을 갖는 단차방지층(53a)으로 형성하고, 인접하는 게이트 라인(G) 간에 절연을 위해 단차방지층(53a) 상에 층간절연막(54)을 증착한다. 여기서 층간절연막은 통상의 지식을 가진자에게 알려진 산화막 계열의 절연 물질을 사용하여 형성한다.
도 5d에 도시된 바와 같이, 게이트 라인(G)의 상부가 드러나는 타겟으로 화학적·기계적 연마(CMP) 또는 전면 식각을 실시하여 단차방지층(53a) 및 층간절연막(54)을 평탄화한다. 따라서, 인접하는 게이트 라인(G)을 표면 단차가 발생한 소자분리막 또는 표면 단차가 발생하지 않은 소자분리막의 단차에 의해 층간절연막(54) 매립시 보이드의 발생을 억제하여 보이드 없는 층간절연막을 형성할 수 있다.
상술한 바와 같이, 표면 단차가 존재하는 소자분리막 상 및 액티브 영역 상에 형성된 다수의 게이트 라인 간의 절연을 위한 절연막 증착시, 소자분리막의 표면 단차로 인한 절연막의 캡필 특성 저하의 문제인 보이드를 방지하기 위해, 게이트 라인을 포함한 전면에 단차방지층으로 폴리실리콘막을 증착하여 절연막 매립시 발생할 수 있는 불량인 보이드를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 본 발명의 효과는 다음과 같다.
첫째, 반도체 소자가 미세해짐에 따라 발생하는 소자분리막의 표면 단차에 의하여 후속 절연막 형성시 발생할 수 있는 매립 불량인 보이드를 방지할 수 있다.
둘째, 보이드의 발생 없는 절연막의 형성으로 인하여 반도체 소자의 동작 특성 및 신뢰성을 향상시킬 수 있다.
셋째, 매립 특성이 향상된 절연막의 형성으로 인하여 반도체 소자의 수율이 증가되어 경제적인 효과가 증대된다.

Claims (16)

  1. 표면 단차가 형성된 소자분리막 및 게이트가 형성된 반도체 기판;
    결과물의 상부에 형성된 단차방지층; 및
    상기 단차방지층 상부에 형성된 층간절연막
    을 제공하는 반도체 소자.
  2. 제1항에 있어서,
    상기 단차방지층은 폴리실리콘막 또는 금속막으로 형성된 반도체 소자.
  3. 제2항에 있어서,
    상기 단차방지층은 10∼100㎚ 두께로 형성된 반도체 소자.
  4. 제2항에 있어서,
    상기 금속막은,
    알루미늄막 또는 지르코늄막으로 형성된 반도체 소자.
  5. 반도체 기판 상부에 표면 단차가 형성된 소자분리막 및 게이트를 형성하는 단계;
    결과물 상부에 단차방지층을 형성하는 단계; 및
    상기 단차방지층 상에 층간절연막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 결과물 상부에 단차방지층을 형성하는 단계는,
    상기 결과물 상에 단차방지용 물질막을 형성하는 단계; 및
    상기 단차방지용 물질막을 리플로우 시키면서 동시에 산화시키는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 단차방지용 물질막을 리플로우 시키면서 동시에 산화시키는 단계는,
    수소와 산소 분위기에서 동시에 열처리를 실시하는 반도체 소자 제조 방법.
  8. 제7항에 있어서,
    상기 열처리는 300∼800℃ 온도 분위기, 10mTorr∼상압에서 진행하는 반도체 소자 제조 방법.
  9. 제6항에 있어서,
    상기 단차방지용 물질막을 리플로우 시키는 단계는,
    수소 분위기의 플라즈마 처리를 실시하는 반도체 소자 제조 방법.
  10. 제6항에 있어서,
    상기 단차방지용 물질막을 산화시키는 단계는,
    산소 또는 질소 플라즈마 처리를 실시하는 반도체 소자 제조 방법.
  11. 제10항에 있어서,
    상기 산소 플라즈마 처리는,
    100∼600℃ 온도 분위기, 1∼10mTorr 압력 분위기에서 진행하는 반도체 소자 제조 방법.
  12. 제5항에 있어서,
    상기 결과물 상부에 단차방지층을 형성하는 단계는,
    상기 반도체 기판의 프로파일을 따라 상기 단차방지용 물질막을 형성하는 단계; 및
    질소 분위기에서 열처리하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  13. 제12항에 있어서,
    상기 질소 분위기에서 열처리 하는 단계는,
    300∼800℃ 온도 분위기, 10mTorr∼상압에서 진행하는 반도체 소자 제조 방법.
  14. 제12항에 있어서,
    상기 단차방지용 물질막은 폴리실리콘막 또는 금속막으로 형성하는 반도체 소자 제조 방법.
  15. 제14항에 있어서,
    상기 단차방지용 물질막은 10∼100㎚ 두께로 형성하는 반도체 소자 제조 방법.
  16. 제14항에 있어서,
    상기 금속막은,
    알루미늄막 또는 지르코늄막으로 형성하는 반도체 소자 제조 방법.
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