KR100529676B1 - 듀얼 다마신 패턴을 형성하는 방법 - Google Patents

듀얼 다마신 패턴을 형성하는 방법 Download PDF

Info

Publication number
KR100529676B1
KR100529676B1 KR10-2003-0101799A KR20030101799A KR100529676B1 KR 100529676 B1 KR100529676 B1 KR 100529676B1 KR 20030101799 A KR20030101799 A KR 20030101799A KR 100529676 B1 KR100529676 B1 KR 100529676B1
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
via hole
forming
damascene pattern
Prior art date
Application number
KR10-2003-0101799A
Other languages
English (en)
Other versions
KR20050069586A (ko
Inventor
금동렬
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0101799A priority Critical patent/KR100529676B1/ko
Priority to JP2004373214A priority patent/JP2005197692A/ja
Priority to DE102004062835A priority patent/DE102004062835B4/de
Priority to US11/026,881 priority patent/US7179734B2/en
Publication of KR20050069586A publication Critical patent/KR20050069586A/ko
Application granted granted Critical
Publication of KR100529676B1 publication Critical patent/KR100529676B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Abstract

듀얼 다마신 패턴(dual damascene pattern)을 형성하는 방법을 제시한다. 본 발명의 일 관점에 따르면, 하부 절연층에 다마신 과정으로 형성된 하부 도전 패턴을 형성하고, 그 상에 제1보호층을 형성한다. 제1보호층 상에 제1절연층, 제2절연층, 제3절연층 및 제2보호층을 순차적으로 형성한다. 제3절연층을 관통하는 비아홀을 형성하고, 비아홀이 형성된 상태에서 제1절연층, 제2절연층 및 제3절연층을 순차적으로 식각하여 비아홀이 제1보호층 상을 노출하도록 연장시키며 제1절연층 및 제2절연층에까지 다다르는 다마신 패턴을 형성한다. 비아홀에 의해 노출된 제1보호층 부분을 선택적으로 식각하여 하부 도전 패턴을 비아홀에 노출시켜 듀얼 다마신 패턴 프로파일을 형성한다.

Description

듀얼 다마신 패턴을 형성하는 방법{Method for fabricating dual damascene pattern}
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 듀얼 다마신 패턴(dual damascene)을 형성하는 방법에 관한 것이다.
최근 반도체 소자의 디자인 룰(design rule)이 작아짐에 따라서, 배선의 선폭 또한 작아지고 있다. 이에 따라, 발생되는 금속 라인의 저항(Rs)의 증가로 인하여 구리 배선을 적용하고 있다. 그런데, 구리 배선 공정에 필수적으로 다마신 패턴이 요구되고 있다.
듀얼 다마신 패턴을 형성하는 방법은 몇 가지 방법이 존재한다. 그 중 하나는 다마신 패턴을 먼저 형성한 뒤 비아(via)를 차후에 형성하는 경우와, 비아를 먼저 형성한 후 추후 다마신을 형성하는 방법이 있다.
후자의 경우 비아를 연(open) 후 다시 다마신을 형성할 때, 하부 구리층 상부의 질화막이 손상(attack)을 받아서 구리 부식(Cu collusion)이 발생할 수 있다. 이를 방지하기 위해서 비아 콘택홀에 포토레지스트(PR: PhotoResist)를 채우거나, 듀얼 다마신 패턴 형성 시 바닥 반사 방지층(bottom ARC) 물질을 채워서 질화막의 손상을 방지하는 복잡한 공정이 제시되고 있다.
그럼에도 불구하고, 공정의 단순화 및 수율을 개선을 위해서는 이러한 듀얼 다마신 공정의 개선이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 듀얼 다마신 패턴을 형성하는 과정을 보다 단순화할 수 있는 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 하부 절연층에 다마신 과정으로 형성된 하부 도전 패턴을 형성하는 단계, 상기 하부 도전 패턴을 덮어 보호하는 제1보호층을 형성하는 단계, 상기 제1보호층 상에 제1절연층을 형성하는 단계, 상기 제1절연층 상에 제2절연층을 형성하는 단계, 상기 제2절연층 상에 제3절연층을 형성하는 단계, 상기 제3절연층 상을 덮어 보호하는 제2보호층을 형성하는 단계, 상기 제3절연층을 관통하는 비아홀을 형성하는 단계, 상기 비아홀이 형성된 상태에서 상기 제1절연층, 상기 제2절연층 및 상기 제3절연층을 순차적으로 식각하여 상기 비아홀이 상기 제1보호층 상을 노출하도록 연장시키며 상기 제1절연층 및 상기 제2절연층에까지 다다르는 다마신 패턴을 형성하는 단계, 및 상기 비아홀에 의해 노출된 제1보호층 부분을 선택적으로 식각하여 상기 하부 도전 패턴을 상기 비아홀에 노출시키는 단계를 포함하는 듀얼 다마신 패턴 형성 방법을 제시한다.
상기 제1보호층은 실리콘 질화물층을 포함하여 형성될 수 있다.
상기 제2절연층은 상기 제1절연층 또는 상기 제3절연층에 비해 낮은 유전 상수를 가지는 절연 물질로 형성될 수 있다.
상기 제2절연층은 FSG층을 포함하여 형성될 수 있다.
상기 제1절연층 및 상기 제3절연층은 플라즈마 실란의 증착으로 형성되는 실리콘 산화물층을 포함하여 형성될 수 있다.
상기 제2절연층은 상기 제1절연층 또는 상기 제2절연층에 비해 두꺼운 두께로 형성될 수 있다.
상기 제3절연층을 관통하는 비아홀을 형성하는 단계는 상기 제3절연층을 관통하는 상기 비아홀을 형성하는 식각을 수행한 후, 타겟 오버 에치(over etch)를 더 수행하여 상기 비아홀이 상기 제2절연층의 일부 깊이까지 다다르게 하는 것일 수 있다.
상기 제3절연층을 관통하는 비아홀을 형성하는 단계는 상기 타겟 오버 에치의 타겟은 상기 비아홀의 전체 깊이에 상기 다마신 패턴의 깊이의 2배를 뺀 값으로 설정되는 것일 수 있다.
상기 비아홀에 의해 노출된 제1보호층 부분을 선택적으로 식각하는 과정에서 상기 제2보호층은 함께 제거되어 상기 제3절연층의 상측 표면이 노출되는 것일 수 있다.
본 발명에 따르면, 듀얼 다마신 패턴을 형성하는 과정을 보다 단순화할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1 내지 도 4는 본 발명의 실시예에 따른 듀얼 다마신 패턴(dual damascene pattern)을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(도시되지 않음) 상에 하부 절연층(100)을 형성하고, 다마신 공정을 이용하여 하부 구리 패턴(150)을 형성한다. 예를 들어, 하부 절연층(100)에 제1트렌치(trench)를 형성한 후, 제1트렌치를 채우는 구리층을 전기 도금 등으로 형성한 후, 화학 기계적 연마(CMP) 등으로 연마하여 제1트렌치를 채우는 하부 구리 패턴(150)을 형성한다.
이후에, 하부 절연층(100) 상에 후속되는 공정으로부터 하부 구리 패턴(150)을 보호하는 제1보호층(210)을 형성한다. 이러한 제1보호층(200)은 실리콘 질화물층 등으로 바람직하게 형성될 수 있다. 제1보호층(210)은 또한 후속되는 비아 공정을 위한 식각 시에 식각 종료점으로 이용될 수 있다.
제1보호층(210) 상에 적어도 3층의 부 절연층들로 구성되는 절연층을 형성한다. 예를 들어, 절연층은 제1절연층(310), 제2절연층(330) 및 제3절연층(350)의 3층 구조로 형성될 수 있다. 이때, 제2절연층(330)은 제1절연층(310) 및 제3절연층(350)에 건식 식각 시 식각율이 상대적으로 높은 절연 물질로 구성될 수 있고, 제1절연층(310) 및 제3절연층(350)은 대등한 유사한 식각율을 가지는 절연 물질로 구성될 수 있다.
예를 들어, 제1절연층(310) 및 제3절연층(350)은 플라즈마 실란(P-SiH4)에 의해 화학 기상 증착(CVD)으로 형성되는 실리콘 산화물층으로 형성될 수 있다. 이에 비해, 제2절연층(330)은 이와 같이 형성되는 실리콘 산화물층에 비해 상대적으로 낮은 유전 상수를 가지는 불소 도우프트 실리카 글래스(FSG: Fluorine doped Silica Glass)에 의해 형성된 실리콘 산화물층으로 형성될 수 있다.
이때, 제1절연층(310) 및 제3절연층(350)은 유사한 두께로 형성되며, 제2절연층(330)은 이들보다 두꺼운 두께로 형성될 수 있다.
이와 같이 절연층(310, 330, 350)을 샌드위치(sandwich) 구조로 형성한 후, 제3절연층(350) 상에 제2보호층(250)을 형성한다. 제2보호층(250)은 바람직하게 제1보호층(210)과 대등한 식각율을 나타낼 수 있는 절연 물질, 예컨대, 실리콘 질화물로 형성될 수 있다. 이러한 제2보호층(250)은 후속 공정에서 제3절연층(350)의 표면이 손상 또는 식각되는 것을 방지하여 보호하는 역할을 한다.
제2보호층(250) 상에 비아를 형성하기 위한 비아 식각 마스크(etch mask)로서의 제1포토레지스트 패턴(400)을 형성한다.
도 2를 참조하면, 제1포토레지스트 패턴(400)을 식각 마스크로 이용하여 비아홀(410)을 형성한다. 이러한 비아홀(410)은 실질적으로 제3절연층(350)을 관통하는 깊이까지 형성될 수 있으며, 또한, 제2절연층(330)의 일부 깊이까지 연장되게 형성될 수 있다. 이를 위해, 비아홀(410)을 형성하는 식각 과정은 건식 식각으로 일단 제2보호층(250)의 실리콘 질화물층을 식각하고, 연속하여 그 하부의 제3절연층(350)을 식각한다. 이후에, 적당한 타겟 오버 에치(target over etch)를 수행한다. 이때, 오버 에치의 타겟은 총 비아 깊이 - 2 × 다마신 깊이로 설정될 수 있다.
도 3을 참조하면, 제1포토레지스트 패턴(400)을 제거한 후, 다마신 패턴(421) 형성을 위한 식각 마스크로서의 제2포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 식각 마스크로 절연층을 식각하여 패터닝한다.
즉, 제2보호층(250), 제3절연층(350), 제2절연층(330) 및 제1절연층(310)을 순차적으로 식각한다. 이러한 식각 과정이 진행되며, 제3절연층(350)으로부터 점차 다마신 패턴(421)이 형성되게 된다. 이때, 비아홀(410)의 바닥에도 마찬가지로 이러한 식각이 수행되므로, 이러한 비아홀은 점차 하부로 이동하게 되어 결국 도 3에 제시된 바와 같이 다마신 패턴(421) 아래에 비아홀(423)이 형성되게 된다.
이러한 다마신 패턴(421)을 형성하는 식각은 다마신 패턴(421)의 깊이 타겟에 맞춰 수행된다. 이러한 식각이 수행되는 동안 비아홀(423)은 하부 구리 패턴(150) 상의 제1보호층(210) 상을 노출하게 되며, 이때, 제1보호층(210)은 실리콘 산화물과 높은 식각 선택비를 가지는 실리콘 질화물 등으로 형성되어 있으므로, 비아홀(423)은 여기서 멈춰지게 된다.
이후, 제2포토레지스트 패턴을 제거한다.
도 4를 참조하면, 마지막으로 비아홀(423)에 하부 도전층으로서의 하부 구리 패턴(150)의 상측 표면을 노출시키기 위해서, 비아홀(423)에 노출된 제1보호층(210) 부분을 식각한다. 이러한 식각은 전면 식각으로 수행되는 데, 이때, 제2보호층(250) 부분 또한 식각 제거된다. 이와 같은 과정을 통해 듀얼 다마신 패턴(420)의 전체 프로파일이 완성된다.
연후, 이러한 듀얼 다마신 패턴(420)을 메우는 상부 도전층으로서의 상부 구리 패턴을 형성하여 구리 배선을 구현한다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 비아홀과 다마신 패턴을 포함하는 듀얼 다마신 패턴을 보다 간단한 공정 과정으로 구현할 수 있다. 이에 따라, 반도체 소자의 생산 수율을 증가시킬 수 있다. 따라서, 생산 비용 절감을 구현할 수 있다. 또한, 하부 구리 배선의 오염 또는 부식 등을 방지할 수 있어 소자 신뢰도의 향상을 구현할 수 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 듀얼 다마신 패턴(dual damascene pattern)을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.

Claims (10)

  1. 하부 절연층에 다마신 과정으로 형성된 하부 도전 패턴을 형성하는 단계;
    상기 하부 도전 패턴을 덮어 보호하는 제1보호층을 형성하는 단계;
    상기 제1보호층 상에 제1절연층을 형성하는 단계;
    상기 제1절연층 상에 제2절연층을 형성하는 단계;
    상기 제2절연층 상에 제3절연층을 형성하는 단계;
    상기 제3절연층 상을 덮어 보호하는 제2보호층을 형성하는 단계;
    상기 제3절연층을 관통하는 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 상태에서 상기 제1절연층, 상기 제2절연층 및 상기 제3절연층을 순차적으로 식각하여 상기 비아홀이 상기 제1보호층 상을 노출하도록 연장시키며 상기 제1절연층 및 상기 제2절연층에까지 다다르는 다마신 패턴을 형성하는 단계; 및
    상기 비아홀에 의해 노출된 제1보호층 부분을 선택적으로 식각하여 상기 하부 도전 패턴을 상기 비아홀에 노출시키는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  2. 제 1항에 있어서,
    상기 제1보호층은 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  3. 제 1항에 있어서,
    상기 제2절연층은 상기 제1절연층 또는 상기 제3절연층에 비해 낮은 유전 상수를 가지는 절연 물질로 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  4. 제 1항에 있어서,
    상기 제2절연층은 불소 도우프트 실리카 글래스(FSG)층을 포함하여 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  5. 제 1항에 있어서,
    상기 제1절연층 및 상기 제3절연층은 플라즈마 실란의 증착으로 형성되는 실리콘 산화물층을 포함하여 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  6. 제 1항에 있어서,
    상기 제2절연층은 상기 제1절연층 또는 상기 제2절연층에 비해 두꺼운 두께로 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  7. 제 1항에 있어서, 상기 제3절연층을 관통하는 비아홀을 형성하는 단계는
    상기 제3절연층을 관통하는 상기 비아홀을 형성하는 식각을 수행한 후,
    타겟 오버 에치(over etch)를 더 수행하여 상기 비아홀이 상기 제2절연층의 일부 깊이까지 다다르게 하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  8. 제 7항에 있어서, 상기 제3절연층을 관통하는 비아홀을 형성하는 단계는
    상기 타겟 오버 에치의 타겟은 상기 비아홀의 전체 깊이에 상기 다마신 패턴의 깊이의 2배를 뺀 값으로 설정되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  9. 제 1항에 있어서,
    상기 비아홀에 의해 노출된 제1보호층 부분을 선택적으로 식각하는 과정에서 상기 제2보호층은 함께 식각 제거되어 상기 제3절연층의 상측 표면이 노출되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  10. 제 9항에 있어서,
    상기 제2보호층은 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
KR10-2003-0101799A 2003-12-31 2003-12-31 듀얼 다마신 패턴을 형성하는 방법 KR100529676B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2003-0101799A KR100529676B1 (ko) 2003-12-31 2003-12-31 듀얼 다마신 패턴을 형성하는 방법
JP2004373214A JP2005197692A (ja) 2003-12-31 2004-12-24 半導体素子のデュアルダマシンパターン形成方法
DE102004062835A DE102004062835B4 (de) 2003-12-31 2004-12-27 Verfahren zum Bilden einer Dual-Damascene-Struktur
US11/026,881 US7179734B2 (en) 2003-12-31 2004-12-30 Method for forming dual damascene pattern

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0101799A KR100529676B1 (ko) 2003-12-31 2003-12-31 듀얼 다마신 패턴을 형성하는 방법

Publications (2)

Publication Number Publication Date
KR20050069586A KR20050069586A (ko) 2005-07-05
KR100529676B1 true KR100529676B1 (ko) 2005-11-17

Family

ID=34737961

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0101799A KR100529676B1 (ko) 2003-12-31 2003-12-31 듀얼 다마신 패턴을 형성하는 방법

Country Status (4)

Country Link
US (1) US7179734B2 (ko)
JP (1) JP2005197692A (ko)
KR (1) KR100529676B1 (ko)
DE (1) DE102004062835B4 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7279210B2 (en) * 2005-09-07 2007-10-09 3M Innovative Properties Company Curable compositions, methods of making and using the same, and articles therefrom
KR100691105B1 (ko) * 2005-09-28 2007-03-09 동부일렉트로닉스 주식회사 듀얼 다마신 공정을 이용한 구리 배선 형성 방법
US20070082469A1 (en) * 2005-10-12 2007-04-12 Peters John M Forming heaters for phase change memories
KR100650766B1 (ko) * 2005-11-08 2006-11-27 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100728486B1 (ko) 2005-11-15 2007-06-13 동부일렉트로닉스 주식회사 반도체 소자의 배선 형성방법
US20070134917A1 (en) * 2005-12-13 2007-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Partial-via-first dual-damascene process with tri-layer resist approach
KR100687434B1 (ko) * 2005-12-26 2007-02-26 동부일렉트로닉스 주식회사 듀얼 다마신 공정을 이용한 금속 배선 형성 방법 및 이금속 배선을 갖는 반도체 소자
KR100859476B1 (ko) * 2006-12-29 2008-09-24 동부일렉트로닉스 주식회사 반도체 소자 형성방법
DE102008063430B4 (de) * 2008-12-31 2016-11-24 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Metallisierungssystem eines Halbleiterbauelements mit zusätzlich verjüngten Übergangskontakten
US8883638B2 (en) * 2012-01-18 2014-11-11 United Microelectronics Corp. Method for manufacturing damascene structure involving dummy via holes
KR102500249B1 (ko) 2022-08-10 2023-02-16 유종형 트럭캠퍼 타입 군용 이동 지휘소

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US5563105A (en) 1994-09-30 1996-10-08 International Business Machines Corporation PECVD method of depositing fluorine doped oxide using a fluorine precursor containing a glass-forming element
US6310300B1 (en) 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
JP3180779B2 (ja) * 1998-10-05 2001-06-25 日本電気株式会社 半導体装置の製造方法
JP3657788B2 (ja) * 1998-10-14 2005-06-08 富士通株式会社 半導体装置及びその製造方法
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
JP2003124189A (ja) * 2001-10-10 2003-04-25 Fujitsu Ltd 半導体装置の製造方法
KR100442867B1 (ko) * 2001-12-07 2004-08-02 삼성전자주식회사 반도체 소자의 듀얼 다마신 구조 형성방법

Also Published As

Publication number Publication date
DE102004062835B4 (de) 2006-12-21
KR20050069586A (ko) 2005-07-05
US20050153542A1 (en) 2005-07-14
US7179734B2 (en) 2007-02-20
DE102004062835A1 (de) 2005-08-04
JP2005197692A (ja) 2005-07-21

Similar Documents

Publication Publication Date Title
US7560375B2 (en) Gas dielectric structure forming methods
KR100482180B1 (ko) 반도체 소자 제조방법
US6309955B1 (en) Method for using a CVD organic barc as a hard mask during via etch
US20020168849A1 (en) Method of manufacturing interconnection line in semiconductor device
KR20100122701A (ko) 반도체 소자의 제조방법
KR100529676B1 (ko) 듀얼 다마신 패턴을 형성하는 방법
US20050263892A1 (en) Method of forming copper interconnection in semiconductor device and semiconductor device using the same
US6660619B1 (en) Dual damascene metal interconnect structure with dielectric studs
US6632707B1 (en) Method for forming an interconnect structure using a CVD organic BARC to mitigate via poisoning
JP4717972B2 (ja) 集積回路の製造方法
KR20100122700A (ko) 반도체 소자의 제조방법
KR100327580B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100515380B1 (ko) 알루미늄구리-플러그를 이용하여 비아를 형성한 반도체소자 및 그 제조 방법
KR100602132B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100618794B1 (ko) 반도체소자의 콘택홀 형성방법
KR100524634B1 (ko) 듀얼 대머신 공정의 토폴로지 개선 및 불순물 제거 방법
KR20080061168A (ko) 반도체 소자의 금속 배선 형성 방법
KR0154190B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR20050069598A (ko) 반도체 소자의 배선 제조 방법
KR100458078B1 (ko) 반도체장치의금속배선형성방법
KR100606539B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100607367B1 (ko) 반도체 장치의 콘택 형성 방법
KR100471404B1 (ko) 화학적 기계적 연마 공정을 이용한 반도체 소자의 금속배선 형성 방법
KR100571408B1 (ko) 반도체 소자의 듀얼 다마신 배선 제조 방법
KR100842670B1 (ko) 반도체 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee