KR100607367B1 - 반도체 장치의 콘택 형성 방법 - Google Patents

반도체 장치의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로, 반도체 기판의 상부에 제1금속층, 하부 금속층 및 층간 절연막(IMD; Intermetal Dielectric)을 형성하는 단계;
상기 제1금속층의 소정 깊이까지 층간 절연막, 하부 금속층 및 제1금속층을 식각하여 주 콘택 홀을 형성하는 단계; 상기 주 콘택 홀 내주면에 소정 두께의 포토레지스트 패턴을 형성하고 보조 콘택 홀을 형성하는 단계; 티타늄(Ti) 및 티타늄나이트라이드(TiN)를 처리하여 장벽 금속층을 형성하는 단계; 및 상기 장벽 금속층의 상부에 제2금속층을 증착하여 콘택 홀을 매립하는 단계에 의해 제조되며, 콘택 홀 내주면에 소정의 두께로 포토레지스트를 패터닝하는 공정을 추가함에 의해 콘택 홀 내에 폴리머가 형성되는 현상을 줄일 수 있으므로 콘택 저항을 낮추어 RC 지연을 최소로 하여 불량을 감소함에 따라 반도체 제조 공정의 수율 저하 현상을 대폭 감소시킬 수 있다.
콘택, 포토레지스트, 폴리머, 장벽 금속층

Description

반도체 장치의 콘택 형성 방법{Method for Fabricating Contact of Semiconductor Device}
도 1a는 콘택 형성 전 식각 공정에 의해 콘택 홀에 폴리머가 형성된 상태를 나타내는 단면도.
도 1b는 종래 방법에 의한 반도체 장치의 콘택 구조를 나타내는 단면도.
도 2a는 본 발명의 일구현예에 따라 내주면에 포토레지스트가 패터닝된 콘택 홀을 나타내는 단면도.
도 2b는 본 발명의 일구현예에 따른 반도체 장치의 콘택 구조를 나타내는 단면도.
<도면의 주요 부호에 대한 설명>
32: 제1금속층 34: 하부 금속층
36: 층간 절연막 38: 포토레지스트
40: 장벽 금속층 42: 보조 콘택 홀
42a: 제2금속층 42b: 폴리머
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로서, 좀 더 구체적으로는 반도체 소자의 콘택(contact)을 형성할 때 포토레지스트 패턴을 추가적으로 형성하여 식각 과정에서 포토레지스트, 하부 금속층 및 층간 절연막(IMD; Intermetal Dielectric)에 의해 발생할 수 있는 폴리머의 발생을 억제하기에 적당한 반도체 장치의 콘택을 형성하는 방법에 관한 것이다.
일반적으로, 반도체 소자를 제조하는 공정 중에서도 금속 배선이나 콘택 홀 등과 같이 식각 공정을 필요로 하는 공정에서, 식각에 사용되는 가스 등이 플라즈마장 내에서 반도체 기판이나 층간 절연막 등과 같은 하지층 또는 포토레지스트와 상호 반응을 일으키면서 원하지 않는 부생성물로서 폴리머가 다량으로 생성된다.
도 1a는 콘택 홀을 형성하는 종래의 방법에 의해 형성된 콘택 홀의 구조를 나타낸다. 콘택 홀 형상은 먼저 반도체 기판(도시하지 않음)의 상부에 알루미늄을 증착하여 제1금속층(12)을 형성하고, 그 상부에 티타늄(Ti; 14a) 및 티타늄나이트라이드(TiN; 14b)로 이루어진 하부 금속층(14)을 형성한다. 그런 다음, 하부 금속층(14)의 상부에 층간 절연막((IMD; Intermetal Dielectric, 16)을 형성한 후, 소정의 위치에 포토레지스트(18) 패턴을 형성하고, 콘택 홀(22)을 형성하고자 하는 부위를 식각함으로써 형성된다. 그러나, 이때 식각을 위해 사용되는 물질, 포토레지스트, 식각된 층간 절연막(16) 및 하부 금속층(14)의 상호 작용으로 도 1a에 도시한 바와 같이 과량의 폴리머(22b)가 형성되어 콘택 홀(22) 바닥면에 쌓이게 된다.
도 1b는 도 1a에 도시된 바와 같은 바닥면에 잔존하는 폴리머(22b)를 제거하 지 않고서, 이후 텅스텐을 매립하여 제2금속층(22a)을 형성하는 것을 포함하는 일련의 콘택 형성 공정을 실시하였을 때의 콘택 형상을 나타낸다. 즉, 콘택 홀(22)을 형성하는 도 1a의 공정에 이어 층간 절연막(16) 상부에 증착된 포토레지스트(18)을 제거한 후, 티타늄(20a) 및 티타늄나이트라이드(20b)를 처리하여 포토레지스트(18)가 제거된 층간 절연막(16) 상부에 장벽 금속층(20)을 증착한다. 이 장벽 금속층(20)은 콘택 홀 외주면에도 소정 두께로 적층되어 제1금속층(12)과 이후에 콘택 홀(22) 내에 증착되는 제2금속층(22a)에 장벽을 형성한다. 이후, 콘택 홀(22) 내부에 텅스텐을 증착하여 제2금속층(22a)를 형성한다. 이러한 과정에 따라 형성된 콘택 내부에는 층간 절연막(16) 및 하부 금속층(14)을 식각하는 공정에서 발생된 폴리머가 그대로 잔존하게 된다. 이 폴리머(22b)는 재증착되어 웨이퍼의 표면을 오염시켜서 후속 공정을 진행하는 데 장애요인으로 작용할 뿐만 아니라, 심할 경우 반도체 제조 공정의 전체적인 수율 저하 및 반도체 소자의 신뢰성을 저하시키는 등 많은 문제점을 유발하게 된다.
본 발명의 목적은 콘택 홀에 불순물이 생성되는 현상을 제거할 수 있는 콘택 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 콘택(contact) 저항을 낮추어 RC 지연 현상을 방지할 수 있는 콘택 형성 방법을 제공하는 것이다.
본 발명에 따른 콘택은 반도체 기판의 상부에 제1금속층(32), 하부 금속층 (34) 및 층간 절연막(IMD; Intermetal Dielectric, 36)을 형성하는 단계; 상기 층간 절연막(36) 상부에 포토레지스트 패턴(38)을 형성하고, 상기 제1금속층(32)의 소정 깊이까지 층간 절연막(36), 하부 금속층(34) 및 제1금속층(32)을 식각하여 주 콘택 홀을 형성하는 단계; 상기 주 콘택 홀 내주면에 소정 두께의 포토레지스트 패턴을 형성하고 보조 콘택 홀(42)을 형성하는 단계; 상기 포토레지스트를 제거한 후 장벽 금속층(40)을 형성하는 단계; 및 상기 장벽 금속층(40)의 상부에 제2금속층(42a)을 증착하여 보조 콘택 홀(42)을 매립하는 단계에 의해 형성된다.
본 발명의 보조 콘택 홀의 길이는 상기 주 콘택 홀의 길이보다 더 길게 형성될 수 있다.
본 발명의 제1금속층은 알루미늄이 증착되어 형성된 것일 수 있다.
본 발명의 제2금속층은 텅스텐이 증착되어 형성된 것일 수 있다.
본 발명의 콘택 형성 방법에서, 제2금속층 증착 후 소정의 화학 기계적 평탄화 또는 연마(CMP; Chemical Mechanical Planarization or polishing) 공정을 더 실시할 수 있다.
구현예
이하 도면을 참조로 본 발명의 구체적인 구현예에 대해 설명한다.
도 2a는 본 발명의 일구현예에 따라 층간 절연막(36) 상부뿐만 아니라 주 콘택 홀 내주면에 포토레지스트 패턴(38)이 형성된 보조 콘택 홀(42)을 나타내며, 도 2b는 본 발명의 일구현예에 따른 반도체 장치의 콘택 구조를 나타낸다.
먼저, 반도체 기판(도시하지 않음)의 상부에 알루미늄을 증착하여 제1금속층(32)을 형성하고, 그 상부에 티타늄(Ti;34a) 및 티타늄나이트라이드(TiN; 34b)로 이루어진 하부 금속층(34)을 형성한 다음, 하부 금속층(34)의 상부에 소정 두께로 층간 절연막(36)을 형성한다. 층간 절연막(36) 상부에 포토레지스트 패턴을 형성한 다음, 일반적으로 사용되는 식각 가스를 처리하여 주 콘택 홀(42)을 형성하고자 하는 깊이까지 식각한다. 그 깊이는 제1금속층(32) 내에 속한다. 그 결과, 처리된 식각 가스와 포토레지스트(38), 식각된 층간 절연막(36) 및 하부 금속층(34)의 상호 작용으로 도 1a에 도시한 바와 같이 과량의 폴리머(42b)가 주 콘택 홀(도시하지 않음) 바닥면에 쌓이게 된다. 이러한 주 콘택 홀 형성을 위한 식각 단계는 층간 절연막(36)을 식각한 다음 하부 금속층(34) 및 제1금속층(32)을 식각하는 2스탭에 의해 진행할 수 있다.
이후, 주 콘택 홀의 내주면에 소정 두께의 포토레지스트(38) 패턴을 추가적으로 형성한 후 제1금속층(32)만을 소정 깊이까지 추가적으로 식각한다. 즉, 2스탭에 의해 형성된 주 콘택 홀의 표면을 추가적으로 식각하여 주 콘택 홀의 중앙 부위에서의 제1금속층(32)의 표면이 주 콘택 홀의 외곽 부위에서의 제1금속층(32) 표면보다 더 깊이 노출되는 보조 콘택 홀(42)이 형성된다. 이와 같이, 보조 콘택 홀(42)의 형성과정에 의해 적어도 제1금속층(32)의 표면에 존재하고 있던 폴리머가 제거된다. 다만, 포토레지스트 패턴이 위치하는 제1금속층(32)의 표면에는 폴리머(42b)가 여전히 존재할 수 있다. 그러나, 이후 계속적인 공정을 거쳐서 형성된 콘택과 제1금속층의 접촉면에는 폴리머가 존재하지 않으므로 RC 지연을 최소화시킬 수 있게 된다.
이후, 층간 절연막(36) 상부에 형성된 포토레지스트 패턴과 주 콘택 홀 내부에 추가적으로 형성된 포토레지스트 패턴을 제거하고, 티타늄(Ti; 40a)과 티타늄나이트라이드(TiN; 40b)를 순차적으로 처리하여 장벽 금속층(40)을 형성한다. 이 장벽 금속층(40)은 콘택 홀 외주면에도 소정 두께로 적층되어 제1금속층(32)과 이후에 보조 콘택 홀(42) 내에 증착되는 제2금속층(42a)의 장벽 역할을 한다.
마지막으로, 장벽 금속층(40)의 상부에 보조 콘택 홀(42)을 매립할 수 있을 정도의 두께로 텅스텐을 증착하여 제2금속층(42a)을 형성함으로써 콘택을 형성할 수 있다.
제2금속층 증착 후에는 산화막층을 평탄화하는 소정의 화학 기계적 평탄화 또는 연마(CMP; Chemical Mechanical Planarization or polishing) 공정을 더 실시하여 층간 절연막(36) 상부에 잔존할 수 있는 포토레지스트(38), 티타늄(Ti; 40a), 티타늄나이트라이드(TiN; 40b) 등을 제거하는 동시에 산화막층을 평탄화하는 공정을 더 실시할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명에 따르면 콘택 홀 내주면에 소정의 두께로 포토레지스트 패턴을 형성하는 공정을 추가함에 의해 콘택 홀내에 폴리머가 형성되는 현상을 줄일 수 있어, 콘택 저항을 낮추어 RC 지연을 최소로 하여 불량을 감소함에 따라 반도체 제조 공정의 수율 저하 현상을 대폭 감소시킬 수 있고, 단선 등의 불량을 방지할 수 있어 신뢰도 높은 반도체 소자를 제공할 수 있다.

Claims (5)

  1. 반도체 기판의 상부에 제1금속층, 하부 금속층 및 층간 절연막(IMD; Intermetal Dielectric)을 형성하는 단계;
    상기 층간 절연막 상부에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 하여 상기 층간 절연막, 상기 하부 금속층 및 상기 제1 금속층의 일부를 식각하여 상기 제1 금속층의 소정의 깊이까지 연장된 주 콘택홀을 형성하는 단계;
    상기 주 콘택 홀 내주면에 소정 두께의 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 마스크로 하여 상기 주 콘택홀에 의해 노출된 상기 제1 금속층의 일부를 식각하여 상기 주 콘택홀의 내부에 보조 콘택홀을 형성하는 단계;
    상기 제1 및 제2 포토레지스트 패턴을 제거한 후 상기 주 콘택홀 및 상기 보조 콘택홀의 내벽에 장벽 금속층을 형성하는 단계;
    상기 장벽 금속층의 상부에 제2금속층을 증착하여 상기 주 콘택홀 및 보조 콘택홀을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  2. 제1항에서,
    상기 보조 콘택홀은 상기 주 콘택홀에 의해 노출되는 상기 제1 금속층의 표면에 형성된 폴리머가 제거될 때까지 상기 제1 금속층의 일부를 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  3. 제1항에서,
    상기 제1금속층은 알루미늄이 증착되어 형성된 것임을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  4. 제1항에서,
    상기 제2금속층은 텅스텐이 증착되어 형성된 것임을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  5. 제1항에서,
    콘택 홀 매립 후 화학 기계적 평탄화 또는 연마(CMP; Chemical Mechanical Planarization or polishing) 공정을 더 실시함을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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