CN1224927A - 形成无孔隙沟槽隔离的方法 - Google Patents
形成无孔隙沟槽隔离的方法 Download PDFInfo
- Publication number
- CN1224927A CN1224927A CN 99100336 CN99100336A CN1224927A CN 1224927 A CN1224927 A CN 1224927A CN 99100336 CN99100336 CN 99100336 CN 99100336 A CN99100336 A CN 99100336A CN 1224927 A CN1224927 A CN 1224927A
- Authority
- CN
- China
- Prior art keywords
- substrate
- groove
- layer
- mask
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Element Separation (AREA)
Abstract
公开了一种在半导体基片上形成隔离沟槽的方法,形成无孔隙隔离,防止在以后的蚀刻步骤中在沟槽的边缘产生凹陷。依此方法,在基片上形成沟槽形成掩模,该沟槽形成掩模由具有不同的蚀刻速率的第一和第二材料层组成。使用沟槽形成掩模蚀刻基片,形成沟槽,接着经湿法腐蚀去掉第一材料层的两侧壁,以形成沟槽形成掩模的钻蚀截面。最后,在基片上淀积沟槽填充绝缘层,填满沟槽形成掩模,其中沟槽填充绝缘层在第一材料层的侧壁处的淀积速度慢于在沟槽的内部的淀积速度。
Description
本发明涉及在半导体基片上形成隔离沟槽的方法,以在基片中形成无孔隙隔离图形,并且防止在后续的蚀刻步骤中在沟槽的边界生成凹陷。
在制作沟槽隔离时,公知的问题是,由于在硅基片上的沟槽中装填绝缘材料所导致的孔隙。H.B.Pogge在U.S.Pat.No.4,256,514中公开了一种沟槽隔离的形成。Pogge描述了隔离的形成,其中使用化学汽相淀积或者类似方法将绝缘材料,如二氧化硅或者多晶硅等,淀积在沟槽图形内。此种系统使用均质汽相反应,其中,二氧化硅,多晶硅或者类似物由提供的反应物形成汽态,再淀积到表面上和沟槽的图形内。此种淀积方法的问题在于,在沟槽图形中,特别是在沟槽交叉的位置内,容易形成孔隙。而且,重填淀积会产生结构不足或松弛的封装材料,这在集成电路中不是最好的隔离结构。在随后将作为有源或无源器件区的硅区域中,孔隙的存在和这种松弛的结构。具有放大缺陷的形成的趋势。
图1A至图1D示出了一种现有的形成沟槽隔离的方法的工艺步骤。参照图1A,氧化层12,氮化硅层14,和氧化层16依次形成在硅基片10上。使用光刻法在氧化层16上形成光刻胶图形,接着,利用已构成图形的光刻胶层作掩模进行蚀刻步骤。结果,形成了沟槽形成掩模18。利用沟槽形成掩模18进行本技术领域公知的RIE(反应离子刻蚀)处理,去掉氧化层12的一部分,因而露出了基片10的一部分。继续进行RIE处理,形成沟槽20。在沟槽20形成以后,进行热氧化处理,在沟槽20的内部形成热氧化层22。
随后,如图1B所示,通过如上提到的U.S.Pat.No.4,256,514所公开的CVD(化学汽相淀积)工艺将绝缘材料淀积下来。在淀积绝缘材料时,在沟槽形成掩模18的两个侧壁部分(图1B中的虚圆A)的淀积速度,快于在沟槽20的内部(图1B中的虚圆B)的淀积速度。由此形成的绝缘材料24,在沟槽形成掩模18的侧壁的厚度厚于在沟槽20的内部的厚度。结果是,由于绝缘材料24的淀积速度的差异就生成了孔隙26,如图1C所示。
最后,如果例如CMP(化学机械磨光)(chemical mechanical polishing)的平面化处理进行至基片表面暴露出来,由此形成沟槽填充绝缘层24。在图1D中可以看出,孔隙26通常形成在沟槽填充隔离24的中心部位。这是由于在沟槽的内部被绝缘材料24完全填满之前,沟槽20的进入口就已经被绝缘材料封住。如果在以后的步骤中孔隙26被导电材料填充,就有可能导致电路器件之间产生短路的严重后果。而且,在其后的蚀刻(或者清洗)步骤中,在有源区和场区的界面处形成凹陷或者凹槽(图1D中的虚圆C),导致了沟槽隔离的松弛结构。这称为“下沉现象(Dippingphenomenon)”。此种下沉经常发生,特别是在沟槽的边缘。如以上所描述,在随后将作为有源区或者场区的硅区域中,孔隙的存在和这种松弛结构,具有放大缺陷形成的作用。
本发明的目的之一是提供一种形成隔离沟槽的方法,其中在沟槽中不会形成孔隙。
本发明的进一步的目的是提供一种形成隔离沟槽的方法,其中在其后的蚀刻步骤中,不会在沟槽的上边缘形成凹陷(或凹槽)。
本发明的另一个目的是提供一种形成隔离沟槽的方法,其中在其后的清洗步骤中,不会在沟槽的上表面形成凹陷。
依照本发明的一种考虑,提供了一种在半导体基片中形成沟槽隔离的方法。使用这种方法,在基片上形成沟槽形成掩模,其中该沟槽形成掩模由具有不同的蚀刻速率的第一和第二材料层组成。使用沟槽隔离掩模对基片进行蚀刻以形成沟槽,接着将第一材料层使用湿法腐蚀以去掉第一材料层的两个侧壁,因而形成了沟槽隔离掩模的钻蚀截面。最后,在基片上淀积沟槽填充绝缘层,填满沟槽形成掩模,其中沟槽填充绝缘层在第一材料层的侧壁部位的淀积速度慢于在沟槽的内部的淀积速度。
依照本发明进一步的考虑,提供了一种在半导体基片中形成沟槽隔离的方法,其包含在基片上顺序形成的氮化硅层和第一氧化层。氮化硅层和第一氧化层被有选择地腐蚀,以暴露出部分基片。使用构成图形的氮化硅层作为沟槽形成掩模,腐蚀基片以形成沟槽。第一氧化层经湿法腐蚀去掉第一氧化层的侧壁,将在沟槽边缘附近的基片的一部分暴露出来。在基片的暴露部分和沟槽的内部形成第二氧化层。在基片上形成绝缘层,填满沟槽。最后,基片被平面化,直到露出基片的上表面。
依照本发明的另一考虑,提供了一种在半导体基片上形成沟槽隔离的方法,其包含,在基片上形成光刻胶图形以确定基片的有源区和场区。基片的场区经氧化形成氧化层。在光刻胶层的两个侧壁上,形成相对于基片具有腐蚀选择性的衬套层。使用光刻胶图形和衬套层作为沟槽形成掩模,选择腐蚀氧化层和基片,氧化层的一部分仍残留在沟槽的边缘附近。在基片上形成绝缘层,填满沟槽,然后绝缘层经平面化,直至露出基片的上表面。
参照附图,本领域的普通技术人员将会更清楚的理解本发明及其目的。
图1A至图1D是示出了依照现有技术形成隔离沟槽的方法的工艺步骤的流程图;
图2A至图2D是示出了依照本发明的第一实施例形成隔离沟槽的方法的工艺步骤的流程图;
图3A至图3F是示出了依照本发明的第二实施例形成隔离沟槽的方法的工艺步骤的流程图;以及
图4A至图4D是示出了依照本发明的第三实施例形成隔离沟槽的方法的工艺步骤的流程图。
实施例1
图2A至图2D示出了依照本发明的第一实施例形成隔离沟槽的新方法的工艺步骤;
参照图2A,硅基片(或外延层)30的一部分具有厚度大约为100-300埃的基底氧化层32和有源掩模38作为沟槽形成掩模。基片30的有源区和场区由有源掩模38决定。通过温度在900-1300HC的热氧化形成基底氧化层32。掩模38由具有不同的蚀刻速率的两层组成,其中的第一材料层34厚度为500-2000埃,例如氮化硅,其中的第二材料层36例如是CVD(化学汽相淀积)层。可通过CVD或者PVD(物理汽相淀积)形成氮化硅层34,用来在以后的对沟槽填充绝缘体的平面化的过程中作为蚀刻停止层(etch stopper),CVD氧化层36可以是通过CVD工艺形成的HTO(高温氧化)层,用来作为图形层,以借助于沟槽蚀刻步骤得到预定的沟槽形状。基底氧化层32用来调节硅基片30和氮化硅层34之间的膨胀系数(coefficient of expansion)。使用本技术领域公知的光刻法形成的光刻胶掩模(未示出),通过RIE(反应离子刻蚀)工艺可得到有源掩模38的图形。
在形成有源掩模38之后,通过使用图形掩模38,进行例如使用等离子的RIE工艺等沟槽蚀刻步骤,因此相应于场区形成了沟槽40。接着是热氧化步骤,在沟槽40的内部形成一个热氧化层42。设置热氧化层42以使基片表面稳定。
参照图2B,进行了湿法腐蚀处理,选择腐蚀氮化硅层34的两个侧壁,因而有源掩模38如图所示呈现钻蚀的截面。进行湿法腐蚀是基于这样的前提,即,当使用磷酸溶液作为腐蚀剂时,氮化硅层34对CVD氧化层36的腐蚀速率比在40∶1至45∶1之间,且将氮化硅层34的腐蚀速度控制在每分钟四十埃的厚度。而且,也可以使用HF溶液作为腐蚀剂。
随后,淀积绝缘材料44,如图2B所示,通过在基片上进行CVD处理,填充沟槽40的内部。当绝缘材料44填充沟槽40时,位于有源掩模38的两侧壁位置的绝缘材料的淀积速度慢于在沟槽40内部的淀积速度。这是因为,在淀积过程中,绝缘材料44被转移到了有源掩模38的钻蚀部位(即氮化硅层34的内陷部位)。
如上段所描述的,本发明的关键特性在于,由于有源掩模38的钻蚀截面,绝缘材料在沟槽入口的淀积速度慢于在沟槽内部的淀积速度。因此在沟槽的入口被绝缘材料封闭之前,绝缘材料可以完全的填满沟槽40的内部。
如图2C和2D所示,在有源掩模38的钻蚀截面结构的条件下继续进行绝缘材料的淀积,因此绝缘材料44a完全填满沟槽40。并且我们应注意的是,绝缘材料44a甚至覆盖了基片的有源区的一部分。因此,即使以后执行清洗(或蚀刻)步骤,在沟槽40的上表面也不会形成凹陷。
最后,使用CMP(化学机械磨光)进行平面化,直到露出作为蚀刻停止层的氮化硅层34的表通,然后去掉氮化硅层34和CVD氧化层36,因此形成无孔隙沟槽隔离。本实施例的另一个关键特性是,在沟槽隔离和基片之间产生一个不同的步骤,即,所形成的无孔隙沟槽隔离高于基片。因此,即使在例如字线(word line)的导电线形成之前,进行随后的蚀刻步骤,在无孔隙沟槽隔离上不会生成凹陷。
依照以上描述的本发明的实施例,当使用沟槽形成掩模淀积沟槽隔离时,绝缘材料在沟槽形成掩模的两侧壁的淀积速度慢于在沟槽内部的淀积速度。因此可以形成无孔隙沟槽。
而且,由于形成的无孔隙沟槽隔离高于基片,因此即使在导电层形成之前,执行随后的清洗(或蚀刻)步骤,在无孔隙沟槽隔离上不会形成凹陷。实施例2
图3A至图3F示出了依照本发明的第二实施例形成隔离沟槽的新方法的工艺步骤。
参照图3A,硅基片(外延层)的一部分具有与图2A中的硅基片30相同的结构,只是CVD氧化层如HTO没有形成在氮化硅层上,因此相同的部分用相同的标号表示,并省略重复的描述。具体来讲,在基底氧化层32的上设置氮化硅的单层34,构成作为有源掩模的沟槽形成掩模。该沟槽形成掩模是通过将氮化硅层34形成用以决定有源区和场区的图形而形成的。设置基底氧化层32,用来调节硅基片30和氮化硅层34之间的膨胀系数。沟槽形成掩模34的图形可以通过如第一实施例中的RIE处理来形成。
在形成沟槽形成掩模34之后,使用掩模34进行例如使用等离子的RIE处理等沟槽刻蚀步骤,因而相应于场区形成沟槽40。
图3B和图3C示出了第二实施例中最重要的步骤。参照图3B,使用HF溶液作为腐蚀剂进行各向异性蚀刻处理(或湿法腐蚀处理),选择去掉基底氧化层32位于沟槽40的边缘附近的一部分。通过湿法腐蚀处理,部分地露出基片30的上表面。与基底氧化层32相连的沟槽形成掩模34就具有如图3B所示的钻蚀截面。
随后,如图3C所示,进行一个热氧化步骤,以在沟槽40的内部和基片30的上表面的暴露部分形成一热氧化层42a。如图3C中扩展出的虚圆所示,热氧化层42a在沟槽40的边缘的顶部形成了圆角。设置热氧化层42a用来稳定基片表面和防止在沟槽的边缘产生凹陷。此处我们应注意到这样一个事实,即,由于热氧化层42a的覆盖,位于沟槽40的边缘附近的硅基片30的边表面不再露出。如果在基片的边表面暴露的情况下进行绝缘材料的淀积,在随后的蚀刻步骤中,沟槽的边缘就会产生下沉现象。
参照图3D,通过CVD工艺,将绝缘材料44淀积在基片上,填充沟槽40的内部。
如图3E和3F所示,使用CMP(化学机械磨光)处理对绝缘材料进行平面化,直到露出作为蚀刻停止层的氮化硅层34的表面,然后通过湿法或干法腐蚀处理去掉氮化硅层34,形成沟槽填充绝缘层。通过湿法或干法腐蚀处理,去掉沟槽填充绝缘层44的一部分和氮化硅层34,如图3E所示。
随后,仍进行湿法或干法腐蚀处理,直到露出基片表面,因此去掉基底氧化层32,热氧化层42a的一部分,和绝缘层44的一部分。结果是,如图3F所示完全形成沟槽填充绝缘层44a。由于热氧化层42a由与绝缘材料32相同的成分构成,在图3F中未示出热氧化层42a。
依照以上描述的第二实施例,由于基片位于沟槽边缘附近的侧表面被热氧化层覆盖住,而不再暴露出来,在以后的蚀刻步骤中,在沟槽的边缘就不会产生下沉现象。因此可以始终维持将在基片的有源区域上形成的栅氧化层的厚度,因此有效的减少了栅氧化层的耐压。实施例3
图4A至图4D示出了依照本发明的第三实施例形成隔离沟槽的新方法的工艺步骤。
参照图4A,硅基片(外延层)50的一部分具有已形成图形的光刻胶层52和在其上的氧化层54。氧化层54通过热氧化形成,厚度为100-500埃。在热氧化过程中,氧化透入基片和光刻胶层之间的界面,因此形成了如图4A所示的鸟喙的形状。
参照图4B,绝缘层,例如相对于基片50具有蚀刻选择性的HTO或者氮化物,被淀积并经深腐蚀而在光刻胶层52的两侧壁形成衬套56。该衬套56相对于基片50具有蚀刻选择性。
如图4C所示,使用光刻胶层和衬套层的图形作为沟槽形成掩模,进行例如RIE的各向异性蚀刻处理,去掉氧化层54的一部分,从而露出基片。通过沟槽形成掩模,决定了基片的有源区和场区。继续进行使用沟槽形成掩模的RIE处理,以形成沟槽58,接着淀积例如USG(无掺杂硅酸盐玻璃)氧化物或TEOS(四乙氧硅烷)氧化物等绝缘材料60,填充沟槽58。
最后,如图4D所示,使用CMP工艺进行平面化,直到露出基片50的上表面。此处我们应注意的事实是,热氧化层54仍残留在有源区和场区的交界处。因此由于残留的氧化物54的存在,由以后的清洗步骤所导致的下沉问题得到了解决。
依照以上所述的第三实施例,由于在沟槽的边缘附近仍保留着氧化层,因此即使进行随后的清洗(或蚀刻)步骤,也不会出现下沉现象。
并且,由于沟槽形成掩模包含位于其两侧壁的衬套,沟槽的截面底部窄上部宽。因此,可以形成无孔隙的沟槽隔离。
Claims (9)
1.一种在半导体基片中形成沟槽隔离的方法,包含以下各步骤:
在半导体基片上形成沟槽隔离掩模,所述的沟槽隔离掩模由具有不同的蚀刻速率的第一和第二材料层组成;
使用沟槽形成掩模蚀刻基片,形成沟槽;
湿法腐蚀第一材料层以去掉第一材料层的两侧壁,从而形成沟槽形成掩模的钻蚀截面;和
在基片上淀积沟槽填充绝缘层,填满沟槽形成掩模,
其中,沟槽填充绝缘层在第一材料层的侧壁处的淀积速度慢于在沟槽内部的淀积速度。
2.如权利要求1所述的方法,其中所述的第一材料层是由氮化硅构成的,所述的第二材料层由CVD(化学汽相淀积)氧化层构成。
3.如权利要求1所述的方法,其中所述的第一材料层对第二材料层的腐蚀速率比大约在40∶1至45∶1之间。
4.一种在半导体基片中形成沟槽隔离的方法,包含以下各步骤:
在基片上依次形成一氮化硅层和一第一氧化层;
使氮化硅层和第一氧化层构成图形,以露出基片的一部分;
将已构成图形的氮化硅层作为沟槽形成掩模,蚀刻基片,以形成沟槽;
湿法腐蚀第一氧化层,以去掉第一氧化层的侧壁,露出基片位于沟槽边缘附近的一部分;
在基片被露出的部分和沟槽的内部形成一第二氧化层;
在基片上形成一绝缘层,填满沟槽;以及
将基片平面化,直到露出基片的上表面。
5.如权利要求4所述的方法,其中所述的第二氧化层在沟槽的边缘形成一个圆角。
6.如权利要求4所述的方法,还包含以下步骤,即在氮化硅层上形成一HTO(高温氧化物)层。
7.一种在半导体基片中形成沟槽隔离的方法,包含以下各步骤:
在基片上形成光刻胶图形,以决定基片的有源区和场区;
氧化基片的场区,以形成一氧化层;
形成相对于基片具有腐蚀选择性的衬套层,所述的衬套层形成在光刻胶层的两侧壁上;
使用光刻胶和衬套层的图形作为沟槽形成掩模,选择腐蚀氧化层和基片,在沟槽边缘的附近保留一部分氧化层;
在基片上形成绝缘层,填满沟槽;以及
平面化绝缘层,直到露出基片的上表面。
8.如权利要求7所述的方法,其中所述的衬套层由HTO或者氮化物构成。
9.如权利要求7所述的方法,其中所述的沟槽,具有底部窄、顶部宽的截面。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 99100336 CN1224927A (zh) | 1998-01-26 | 1999-01-26 | 形成无孔隙沟槽隔离的方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR02390/98 | 1998-01-26 | ||
CN 99100336 CN1224927A (zh) | 1998-01-26 | 1999-01-26 | 形成无孔隙沟槽隔离的方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1224927A true CN1224927A (zh) | 1999-08-04 |
Family
ID=5269946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 99100336 Pending CN1224927A (zh) | 1998-01-26 | 1999-01-26 | 形成无孔隙沟槽隔离的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN1224927A (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1296989C (zh) * | 2003-08-07 | 2007-01-24 | 旺宏电子股份有限公司 | 降低集成电路制程的对准准确度要求的方法 |
CN104241190A (zh) * | 2014-07-31 | 2014-12-24 | 上海华力微电子有限公司 | 浅沟槽制备方法 |
CN104282620A (zh) * | 2013-07-08 | 2015-01-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体互连结构的制作方法 |
CN105448820A (zh) * | 2014-09-02 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 形成有源区的方法及半导体器件 |
-
1999
- 1999-01-26 CN CN 99100336 patent/CN1224927A/zh active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1296989C (zh) * | 2003-08-07 | 2007-01-24 | 旺宏电子股份有限公司 | 降低集成电路制程的对准准确度要求的方法 |
CN104282620A (zh) * | 2013-07-08 | 2015-01-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体互连结构的制作方法 |
CN104282620B (zh) * | 2013-07-08 | 2017-10-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体互连结构的制作方法 |
CN104241190A (zh) * | 2014-07-31 | 2014-12-24 | 上海华力微电子有限公司 | 浅沟槽制备方法 |
CN105448820A (zh) * | 2014-09-02 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 形成有源区的方法及半导体器件 |
CN105448820B (zh) * | 2014-09-02 | 2018-07-20 | 中芯国际集成电路制造(上海)有限公司 | 形成有源区的方法及半导体器件 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5885883A (en) | Methods of forming trench-based isolation regions with reduced susceptibility to edge defects | |
US6828229B2 (en) | Method of manufacturing interconnection line in semiconductor device | |
EP0166141B1 (en) | Method of forming dielectric isolation | |
US4916087A (en) | Method of manufacturing a semiconductor device by filling and planarizing narrow and wide trenches | |
KR100613939B1 (ko) | 반도체 기판에서의 트렌치 형성 방법 | |
US6444518B2 (en) | Method and manufacturing a device separation film in a semiconductor device | |
US6727150B2 (en) | Methods of forming trench isolation within a semiconductor substrate including, Tshaped trench with spacers | |
US20050020093A1 (en) | Method for forming flowable dielectric layer in semiconductor device | |
US7566924B2 (en) | Semiconductor device with gate spacer of positive slope and fabrication method thereof | |
US7384823B2 (en) | Method for manufacturing a semiconductor device having a stabilized contact resistance | |
CN1224927A (zh) | 形成无孔隙沟槽隔离的方法 | |
US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
KR20050066879A (ko) | 트랜치 아이솔레이션을 갖는 플래시 메모리 소자의 제조방법 | |
KR100475050B1 (ko) | 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조 | |
KR100224782B1 (ko) | 반도체의 소자의 소자분리 방법 | |
KR100278883B1 (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
KR20000003920A (ko) | 반도체 장치 제조 방법 | |
KR20050046428A (ko) | 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법 | |
KR20070113861A (ko) | 플래쉬 메모리 소자의 소자분리막 제조 방법 | |
KR20000018502A (ko) | 트렌치 격리의 제조 방법 | |
KR100671155B1 (ko) | 반도체 장치의 소자분리막 형성 방법 | |
KR100923761B1 (ko) | 얕은 트렌치 아이솔레이션의 형성방법 | |
KR100760829B1 (ko) | 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리공정 및 플래쉬 메모리 소자의 제조 방법 | |
KR100944666B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR100917639B1 (ko) | 반도체 소자 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C06 | Publication | ||
PB01 | Publication | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |