KR100917639B1 - 반도체 소자 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 79
- 238000002955 isolation Methods 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 40
- 239000011229 interlayer Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 238000004140 cleaning Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 230000007547 defect Effects 0.000 abstract description 8
- 239000010408 film Substances 0.000 description 76
- 230000004888 barrier function Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000635 electron micrograph Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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Abstract
본 발명은 랜딩플러그를 형성하기 위한 층간절연막 식각공정에서 발생되는 소자분리막의 손실 및 그로 인한 게이트라인과 랜딩플러그간 브릿지성 결함을 해결할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 소자분리막을 형성하는 단계, 상기 소자분리막 상에 식각방지막을 형성하는 단계, 상기 소자분리막의 일부를 식각하여 복수의 리세스패턴을 형성하는 단계, 상기 리세스패턴에 일부가 매립되는 게이트라인을 형성하는 단계, 상기 게이트라인이 형성된 기판 전면에 캡핑막을 형성하는 단계, 상기 게이트라인 사이에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 제거하여 상기 캡핑막을 노출시키는 단계, 상기 노출된 캡핑막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀을 매립하는 플러그를 형성하는 단계를 포함함으로써, 랜딩플러그와 게이트라인간의 브릿지성 결함을 해결할 수 있다.
랜딩플러그, 게이트라인, 브릿지성 결함, 소자분리막
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 리세스 채널 게이트를 포함하는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 메모리셀(memory cell)의 채널이 짧아지는 문제점이 발생하고 있다. 위와 같은 문제점을 해결하고자 리세스 채널 게이트(recess channel gate)가 제안되었다.
도 1a 내지 도 1c는 종래기술에 따라 리세스 채널 게이트를 포함하는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11)에 STI(Shollow Trench Isolation) 방식으로 소자분리막(12)을 형성하며, 이에 따라 복수의 활성영역(13)이 정의된다. 그리고, 소자분리막(12)은 산화막으로 형성한다.
이어서, 활성영역(13)에 리세스 채널을 형성하기 위해, 게이트라인(gate line)이 지나는 예정영역에 복수의 리세스패턴(14)을 형성한다. 이때, 소자분리막(12)에도 리세스패턴(14)이 형성되며, 이는 인접하는 활성영역(13)에 리세스패 턴(14)을 형성하는 과정에서 형성된 것이다.
이어서, 리세스패턴(14) 내에 게이트절연막(20)을 형성한 후, 리세스패턴(14)에 일부가 매립된 복수의 게이트라인(15)을 형성한다. 그리고, 게이트라인(15)은 폴리실리콘막(15A), 확산방지막(15B) 및 금속막(15C)의 적층구조를 갖는다.
이어서, 게이트라인(15)이 형성된 기판(11)의 단차를 따라 캡핑막(16)을 형성한 후, 게이트라인(15) 사이를 매립하는 층간절연막(17)을 형성한다. 여기서, 캡핑막(16)은 질화막으로 형성하고, 층간절연막(17)은 산화막으로 형성한다.
도 1b에 도시된 바와 같이, 게이트라인(15) 사이의 층간절연막(17)을 선택적으로 식각한다. 이때, 층간절연막(17)의 식각은 C4F6를 포함하는 식각가스로 발생된 플라즈마를 사용하며, 캡핑막(16)상에서 식각 정지되어야 한다.
이어서, HF를 포함하는 세정용액을 사용하여 전세정(pre cleaning)한다.
도 1c에 도시된 바와 같이, 전면식각공정을 진행하여 캡핑막(16)을 식각하고 이를 통해 랜딩플러그 콘택홀(18)을 형성한다.
이어서, 랜딩플러그 콘택홀(18)을 매립하는 도전막을 증착한 후, 화학적기계적연마(Chemical Mechanical Polishing)공정을 진행하여 랜딩플러그(19)를 형성한다.
이후, 비트라인(bit line) 및 캐패시터(capacitor) 제조 공정을 진행하여 메모리셀 어레이(array)를 형성한다.
그러나, 위와 같은 반도체 소자의 제조 방법은, C4F6를 포함하는 식각가스로 층간절연막(17)을 식각할 때, 층간절연막(17)과 캡핑막(18)의 식각선택비가 부족하여 캡핑막(18)이 관통(PT, punch through)되며, 소자분리막(12)까지 식각된다.
또한, 캡핑막(18)의 관통(PT) 및 소자분리막(12)의 식각은 후속 전세정에서 더욱 확대되어 인접하는 게이트라인(15)의 측벽을 노출시키며, 이는 랜딩플러그(19)와의 브릿지(bridge)성 결함을 유발시키는 요인으로 작용한다.
도 2는 게이트라인(15)과 랜딩플러그(19)간 브릿지성 결함이 발생된 것을 촬영한 전자현미경 사진으로, 이를 참조하면, 게이트라인(15)과 랜딩플러그(19)가 접촉하고 있음을 확인할 수 있다.
위의 문제점을 해결하기 위한 방법으로 캡핑막(16)의 두께를 증가시키는 방법이 있으나, 이는 랜딩플러그 콘택홀(18)의 개방면적을 감소시키는 요인으로 작용하여 랜딩플러그(19)와 기판(11)간의 접촉면적을 감소시키는 문제점을 발생시킨다.
또한, 다른 방법으로는 C4F6를 포함하는 식각가스로 층간절연막(17) 식각시, 캡핑막(16)에 대한 층간절연막(17)의 식각선택비를 증가시는 방법이 있으나, 캡핑막(16)의 소모 없이 층간절연막(17)만을 식각할 경우 랜딩플러그 콘택홀(18)의 종횡비가 증가하여 목표한 곳이 아닌 곳에서 식각정지가 발생하므로, 식각조건만으로는 식각선택비를 증가시키는데 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 랜딩플러그를 형성하기 위한 층간절연막 식각공정에서 발생되는 소자분리막의 손실 및 그로 인한 게이트라인과 랜딩플러그간 브릿지성 결함을 해결할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 소자분리막을 형성하는 단계, 상기 소자분리막 상에 식각방지막을 형성하는 단계, 상기 소자분리막의 일부를 식각하여 복수의 리세스패턴을 형성하는 단계, 상기 리세스패턴에 일부가 매립되는 게이트라인을 형성하는 단계, 상기 게이트라인이 형성된 기판 전면에 캡핑막을 형성하는 단계, 상기 게이트라인 사이에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 제거하여 상기 캡핑막을 노출시키는 단계, 상기 노출된 캡핑막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀을 매립하는 플러그를 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은, 랜딩플러그 콘택홀을 안정적으로 형성할 수 있으며, 이에 따라 랜딩플러그와 게이트라인간의 브릿지성 결함을 해결할 수 있다.
따라서, 반도체 소자의 신뢰성 및 안정성을 향시킬 수 있으며, 나아가 반도체 소자의 수율을 증가시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따라 리세스 채널 게이트를 포함하는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(31)에 소자분리영역을 개방하는 패드층패턴(32)을 형성한다.
패드층패턴(32)은 패드산화막과 패드질화막의 적층구조를 갖으며, 후속 트렌치 식각에서 하드마스크막으로 작용하며, 후속 평탄화 공정에서 연마정지막으로 작용한다.
이어서, 패드층패턴(32)을 식각장벽으로 기판(31)을 식각하여 트렌치(33)를 형성한 후, 트렌치(33)를 매립하는 소자분리막(34)을 형성한다. 그리고, 소자분리막(34)에 의해 활성영역(35)이 정의된다.
소자분리막(34)은 산화막 또는 스핀온절연막(spin on dielectric)을 증착한 후, 평탄화 공정을 진행하여 형성한다. 또한, 트렌치(33) 내에 열산화막, 라이 너(liner) 질화막 및 라이너 산화막을 순차적으로 증착한 후에 소자분리막(34)을 형성할 수 있다.
도 3b에 도시된 바와 같이, 소자분리막(34)의 일부에 대한 습식식각(wet etch)을 진행한다.
소자분리막(34)의 습식식각은 HF를 포함하는 식각용액으로 진행하며, 이로써 소자분리막(34)의 일부가 식각된다.
이어서, 소자분리막(34)의 일부가 식각된 기판(31) 전면에 식각방지막(36)을 형성한다.
식각방지막(36)은 질화막 특히 실리콘질화막(Si3N4)으로 형성하며, 표면이 활성영역(35)의 표면과 동일 높이를 갖는 것이 바람직하다. 이는 소자분리막(34)의 식각조건을 조절함으로써 가능하다.
도 3c에 도시된 바와 같이, 평탄화 공정, 예컨대 화학적기계적연마 공정을 진행하여 패드층(32)을 제거한다.
이때, 패드층(32) 표면에 형성된 식각방지막(36)도 함께 제거되며, 이에 따라 식각된 식각방지막(36A)은 소자분리막(34) 상에만 잔류하게 된다. 이때, 식각방지막(36) 상에 버퍼(buffer)막을 형성한 후 진행하면, 보다 안전하게 패드층(32)을 제거할 수 있다.
도 3d에 도시된 바와 같이, 복수의 게이트라인이 지나갈 예정영역에 복수의 리세스패턴(37)을 형성한다.
리세스패턴(37)은 라인(line) 형태로 형성되며, 활성영역(35)뿐만 아니라 소자분리막(34)에도 형성된다. 그리고, 활성영역(35)을 식각할 때, 활성영역(35)에 대한 소자분리막(34)의 식각선택비 높기 때문에 소자분리막(34)은 활성영역(35)보다 깊게 식각된다.
도 3e에 도시된 바와 같이, 식각잔류물을 제거하기 위해, HF를 포함하는 세정용액을 이용하여 전세정한다. 이때, 소자분리막(34)에 형성된 리세스패턴(37A)의 폭이 확장한다 그러나, 식각방지막(36A)은 질화막으로 형성되는바 소모가 적어, 폭이 확장된 리세스패턴(37A) 보다 좁은 폭으로 잔류한다.
이어서, 증착 또는 성장공정을 진행하여 활성영역(35)의 리세스패턴(37)에 게이트절연막(38)을 형성한다.
이어서, 일부가 리세스패턴(37, 37A)에 매립된 복수의 게이트라인(39)을 형성한다.
게이트라인(39)은 폴리실리콘막(39A), 확산방지막(39B) 및 금속막(39C)의 적층구조를 갖으며, 확산방지막(39B)은 티타늄질화막으로 형성하며, 금속막(39C)은 텅스텐막 또는 텅스텐실리사이드막으로 형성한다.
도 3f에 도시된 바와 같이, 게이트라인(39)이 형성된 기판(31) 전면에 캡핑막(40)을 형성한다.
캡팽막(40)은 질화막, 특히 실리콘질화막으로 형성하며, 후속 자기정렬콘택(self aligned contact) 식각공정에서 게이트라인(39) 및 기판(31) 표면을 보호하는 역할을 한다.
이어서, 게이트라인(39)간을 매립하는 층간절연막(41)을 형성한다.
층간절연막(41)의 형성은 게이트라인(39)간을 채우는 산화막 - 예컨대 BPSG(Boron Phosphorus Silicate Glass) - 또는 스핀온절연막을 증착한 후, 캡핑막(40)의 최상부 표면이 노출되도록 평탄화공정을 진행하여 형성한다.
도 3g에 도시된 바와 같이, 게이트라인(39) 사이의 층간절연막(41)을 선택적으로 식각한다. 이때, 층간절연막(41)의 식각은 C4F6를 포함하는 식각가스로 발생된 플라즈마를 사용한다.
이때, C4F6를 포함하는 식각가스로 층간절연막(41)을 식각할 때, 층간절연막(41)과 캡핑막(40)의 식각선택비가 부족하여 캡핑막(40)이 관통될 수 있다. 특히, 소자분리막(34) 상에 형성된 캡핑막(40)이 관통될 경우, 소자분리막(34)까지 식각될 수 있다.
그러나, 소자분리막(34) 상의 캡핑막(40)이 관통되더라도, 소자분리막(34)과 캡핑막(40) 사이에 개재된 식각방지막(36A)으로 소자분리막(34)의 식각을 방지할 수 있다.
이어서, HF를 포함하는 세정용액을 사용하여 전세정한다.
이때도, 소자분리막(34)과 캡핑막(40) 사이에 개재된 식각방지막(36A)으로 인해 소자분리막(34)의 식각은 방지된다.
한편, 소자분리막(34) 상의 층간절연막(41)을 식각하는 이유는 비트라인 랜딩플러그를 형성하기 위한 것으로, 비트라인이 소자분리막(34) 상에서 라인형태로 형성되는바, 비트라인과 기판(31)과의 접촉면적을 증가시키기 위해 소자분리막(34) 상의 층간절연막(41)을 식각한다.
도 3h에 도시된 바와 같이, 전면식각공정을 진행하여 캡핑막(40)을 식각하고 이를 통해 랜딩플러그 콘택홀(42)을 형성한다.
이어서, 랜딩플러그 콘택홀(42)을 매립하는 도전막을 증착한 후, 화학적기계적연마공정을 진행하여 랜딩플러그(43)를 형성한다.
이후, 비트라인(bit line) 및 캐패시터(capacitor) 제조 공정을 진행하여 메모리셀 어레이를 형성한다.
전술한 바와 같은 본 발명의 실시예는, 층간절연막(41)을 식각하는 과정에서 소자분리막(34)이 손실되는 문제점을 방지하고자, 소자분리막(34)과 캡핑막(40) 사이에 식각방지막(36A)을 개재시킨다.
식각방지막(36A)은 캡핑막(40)을 보완하는 박막으로, 후속 세정공정에서 소자분리막(34)의 손실이 확대되는 문제도 해결한다.
또한, 랜딩플러그 콘택홀(42)을 형성하는 과정에서, 랜딩플러그(43)와 기판(31)과의 접촉면적을 증가시키기 위한 과도식각 - 기판(31)의 일부까지 식각 - 도 안정적으로 진행할 수 있는 장점을 갖는다. 즉, 상기 과도식각을 진행할 경우, 캡핑막(40)의 손실로 인해 소자분리막(34)이 손실될 수 있다. 그러나, 캡핑막(40)과 소자분리막(34) 사이에 식각방지막(36A)이 개재되어 있기 때문에 캡핑막(40)이 손실되더라도 소자분리막(34)의 손실은 방지된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1c는 종래기술에 따라 리세스 채널 게이트를 포함하는 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 2는 게이트라인과 랜딩플러그간 브릿지성 결함이 발생된 것을 촬영한 전자현미경 사진.
도 3a 내지 도 3h는 본 발명의 실시예에 따라 리세스 채널 게이트를 포함하는 반도체 소자의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판 32 : 패드층패턴
33 : 트렌치 34 : 소자분리막
35 : 활성영역 36, 36A : 식각방지막
37 : 리세스패턴 39 : 게이트라인
40 : 캡핑막 41 : 층간절연막
42 : 랜딩플러그 콘택홀 43 : 랜딩플러그
Claims (6)
- 기판에 소자분리막을 형성하는 단계;상기 소자분리막 상에 식각방지막을 형성하는 단계;상기 소자분리막의 일부를 식각하여 복수의 리세스패턴을 형성하는 단계;상기 리세스패턴에 일부가 매립되는 게이트라인을 형성하는 단계;상기 게이트라인이 형성된 기판 전면에 캡핑막을 형성하는 단계;상기 게이트라인 사이에 층간절연막을 형성하는 단계;상기 층간절연막을 선택적으로 제거하여 상기 캡핑막을 노출시키는 단계;상기 노출된 캡핑막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계; 및상기 콘택홀을 매립하는 플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 층간절연막을 산화막으로 형성하고, 상기 캡핑막을 질화막으로 형성하며, 상기 소자분리막은 산화막으로 형성하는 반도체 소자 제조 방법.
- 제2항에 있어서,상기 층간절연막의 선택적 식각은 C4F6를 포함하는 식각가스로 발생된 플라즈마로 진행하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 식각방지막을 질화막으로 형성하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 층간절연막을 선택적으로 식각한 후, 세정하는 것을 더 포함하는 반도체 소자 제조 방법.
- 제5항에 있어서,상기 세정은 HF를 포함하는 세정용액으로 진행하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070137538A KR100917639B1 (ko) | 2007-12-26 | 2007-12-26 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020070137538A KR100917639B1 (ko) | 2007-12-26 | 2007-12-26 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090069761A KR20090069761A (ko) | 2009-07-01 |
| KR100917639B1 true KR100917639B1 (ko) | 2009-09-17 |
Family
ID=41321372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070137538A KR100917639B1 (ko) | 2007-12-26 | 2007-12-26 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100917639B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050089684A (ko) * | 2004-03-05 | 2005-09-08 | 삼성전자주식회사 | 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들 |
| KR20070007451A (ko) * | 2005-07-11 | 2007-01-16 | 삼성전자주식회사 | 리세스 게이트를 갖는 반도체 장치 및 이의 제조 방법 |
| KR100691020B1 (ko) | 2006-05-17 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| US7205606B2 (en) | 2003-09-17 | 2007-04-17 | Micron Technology, Inc. | DRAM access transistor |
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2007
- 2007-12-26 KR KR1020070137538A patent/KR100917639B1/ko not_active IP Right Cessation
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| KR100691020B1 (ko) | 2006-05-17 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
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| Publication number | Publication date |
|---|---|
| KR20090069761A (ko) | 2009-07-01 |
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