KR100691020B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은, 벌브형 리세스 게이트를 갖는 반도체 소자의 제조시 소자분리막의 과다 손실을 방지하여 리플레쉬 특성을 개선하며, 이를 통해, 제조 수율 및 셀 특성을 효과적으로 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 소자분리막 형성방법은, 소자분리막에 의해 한정된 반도체 기판의 활성 영역 상에 벌브(Bulb)형 리세트 게이트 형성시의 상기 소자분리막 표면의 과다 손실을 방지하기 위한 반도체 소자의 소자분리막 형성방법에 있어서, 상기 반도체 기판의 소자분리 영역을 식각하여 제1깊이의 트렌치를 형성하는 단계; 상기 트렌치 내에 제1깊이 보다 작은 제1두께로 제1HDP막을 형성하는 단계; 상기 제1HDP막 상에 트렌치를 완전 매립하지 않는 제2두께로 식각베리어용 질화막을 형성하는 단계; 및 상기 질화막 상에 트렌치를 완전 매립하는 제3두께로 제2HDP막을 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1b는 종래기술에 따른 벌브형 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24 : 측벽산화막
T : 트렌치 25 : 선형질화막
26 : 제1HDP막 27 : 식각베리어용 질화막
28 : 제2HDP막 29 : 소자분리막
30 : 버퍼산화막 31 : 폴리실리콘막
32 : 리세스 마스크 33 : 마스크 패턴
H1 : 제1홈 34 : 스페이서막
H2 : 제2홈
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, 벌브형 리세스 게이트를 갖는 반도체 소자의 제조시 리플레쉬 특성을 개선하며, 제조 수율 및 셀 특성을 효과적으로 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자의 구현방법이 제안된 바 있다. 또한, 70nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 더욱 증가시키기 위해 리세스 게이트 형성영역에 벌브 타입(Bulb Type)의 홈을 형성하는 방법에 대한 연구가 진행되고 있다. 상기 벌브형 리세스 게이트의 경우, 채널 길이가 증가함에 따라 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)이 개선된다는 장점이 있다.
이하에서는 도 1a 내지 도 1b를 참조해서 종래기술에 따른 벌브형 리세스 게이트 형성방법을 설명하도록 한다.
도 1a를 참조하면, 반도체 기판(11)의 소자분리 영역을 식각하여 상기 기판(11) 내에 트렌치(T)를 형성한다. 그다음, 상기 트렌치(T) 내에 상기 트렌치(T) 를 매립하도록 절연막을 증착하여 기판(11)의 활성 영역을 한정하는 소자분리막(12)을 형성한다. 이어서, 상기 기판(11) 활성 영역의 리세스 게이트 형성 영역을 식각하여 제1홈(H1)을 형성한다.
도 1b를 참조하면, 상기 제1홈(H1)의 저면을 좀더 식각하여 벌브형상을 갖는 리세스 게이트용 제2홈(H2)을 형성한다. 이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.
그러나, 종래기술에 따른 벌브형 리세스 게이트의 제조시, 도 1b에 도시된 바와 같이, 상기 벌브형 제2홈(H2)을 형성하기 위한 식각 공정으로 인하여 소자분리막의 손실이 발생하게 된다. 상기 소자분리막의 손실이 발생하게 되면, 인접한 게이트들간의 간섭으로 인하여 문턱전압이 감소하게 되며, 소자분리막 측벽부의 GIDL(Gate Induced Electric Field) 증가로 인하여 리프레쉬 특성이 저하된다는 문제점이 있다.
또한, 게이트 라인과 접하는 소자분리막의 면적이 증가하게 되어 기생 캐패시턴스(Parasitic Capacitance)가 증가하기 때문에, 제조 수율 및 셀 특성이 저하된다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출된 것으로서, 벌브형 리세스 게이트를 갖는 반도체 소자의 제조시 소자분리막의 손실을 최소화하여 리플레쉬 특성을 개선하며, 제조 수율 및 셀 특성을 효과적으로 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 소자분리막에 의해 한정된 반도체 기판의 활성 영역 상에 벌브(Bulb)형 리세트 게이트 형성시의 상기 소자분리막 표면의 과다 손실을 방지하기 위한 반도체 소자의 소자분리막 형성방법에 있어서, 상기 반도체 기판의 소자분리 영역을 식각하여 제1깊이의 트렌치를 형성하는 단계; 상기 트렌치 내에 제1깊이 보다 작은 제1두께로 제1HDP막을 형성하는 단계; 상기 제1HDP막 상에 트렌치를 완전 매립하지 않는 제2두께로 식각베리어용 질화막을 형성하는 단계; 및 상기 질화막 상에 트렌치를 완전 매립하는 제3두께로 제2HDP막을 형성하는 단계;를 포함한다.
여기서, 상기 트렌치는 2200∼2400Å의 깊이로 형성한다.
상기 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치 내에 제1HDP막을 형성하는 단계 전, 상기 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막 상에 선형질화막을 형성하는 단계; 및 상기 선형질화막 상에 선형산화막을 형성하는 단계;를 더 포함한다.
상기 제1HDP막은 1700∼1800Å의 두께로 형성한다.
상기 식각베리어용 질화막은 200∼300Å의 두께로 형성한다.
상기 제2HDP막은 100∼500Å의 두께로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 벌브(Bulb)형 리세트 게이트를 갖는 반도체 소자의 제조시, 소자분리막을 제1HDP막과 질화막 및 제2HDP막의 3층 구조로 형성한다.
이렇게 하면, 상기 질화막이 벌브형 리세스 게이트용 홈을 형성하기 위한 식각 공정시 식각베리어 역할을 함으로써 상기 소자분리막의 손실을 최소화 할 수 있으며, 이를 통해, 리플레쉬 특성을 개선할 수 있다. 또한, 제조 수율을 향상시켜 셀 특성을 효과적을 개선할 수 있다.
자세하게, 도 2a 내지 도 2h는 본 발명의 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 형성한 다음, 상기 기판(21)의 소자분리 영역이 노출되도록 패드질화막(23)과 패드산화막(22)을 차례로 식각한다. 이어서, 상기 패드질화막(23)과 패드산화막(22)을 식각장벽으로 기판(21)을 식각하여 상기 기판(21) 내에 트렌치(T)를 형성한다. 상기 트렌치(T)는 2200∼2400Å 정도, 바람직하게는, 2300Å 정도의 깊이로 형성한다.
도 2b를 참조하면, 상기 트렌치(T) 내에 산화 공정을 통해 측벽산화막(24)을 형성한 다음, 상기 측벽산화막(24)을 포함한 기판(21) 표면 상에 선형질화막(25)을 형성한다. 계속해서, 상기 선형질화막(25) 상에 선형산화막(도시안됨)을 형성한다.
도 2c를 참조하면, 상기 선형산화막을 포함한 기판(21) 결과물 상에 상기 트 렌치(T)의 하부를 매립하도록 제1HDP(High Density Plasma)막(26)을 증착한다. 상기 제1HDP막(26)은 증착과 식각 공정을 반복 수행하는 방식을 통해 1700∼1800Å 정도의 두께로 증착하며, 상기 트렌치(T) 상부의 일부를 제외한 나머지 부분을 매립하도록 증착한다.
도 2d를 참조하면, 상기 제1HDP막(26) 상에 식각베리어용 질화막(27)을 증착한다. 상기 질화막(27)은 CVD(Chemical Vapor Deposition), 또는, PVD(Pysical Vapor Deposition) 방식을 통해 트렌치(T)가 완전 매립되지 않는 두께, 예컨데, 200∼300Å 정도의 두께로 증착한다.
도 2e를 참조하면, 상기 질화막(27)을 포함한 기판(21) 결과물 상에 제2HDP막(28)을 증착한다. 상기 제2HDP막(28)은 상기 트렌치(T)를 완전 매립하도록 100∼500Å정도의 두께로 증착하며, 상기 제1HDP막(26)과 동일하게 증착과 식각 공정을 반복 수행하는 방식을 통해 증착한다.
도 2f를 참조하면, 상기 제2HDP막(28)과 질화막(27) 및 제1HDP막(26)을 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화한 다음, 상기 선형산화막과 선형질화막(25) 및 측벽산화막(24)의 일부와 패드질화막 및 패드산화막을 제거하여, 상기 기판(21)의 활성 영역을 한정하는 소자분리막(29)을 형성한다. 여기서, 상기 소자분리막(29)은 제1HDP막(26)과 질화막(27) 및 제2HDP막(28)의 3층 구조로 형성한다.
계속해서, 상기 소자분리막(29)을 포함한 기판(21) 전면 상에 버퍼산화막(30)과 폴리실리콘막(31)의 적층구조로 이루어진 리세스 마스크(32)를 형성한 다 음, 상기 리세스 마스크(32) 상에 리세스 게이트 형성 영역을 노출시키는 마스크 패턴(33)을 형성한다.
도 2g를 참조하면, 상기 마스크 패턴에 의해 노출된 리세스 마스크(32)를 식각하여 상기 기판(21)의 리세스 게이트 형성 영역을 노출시킨다. 그다음, 상기 마스크 패턴을 제거하고, 노출된 기판(21) 부분을 식각하여 기판(21) 내에 리세스 게이트용 제1홈(H1)을 형성한다. 이어서, 상기 제1홈(H1)을 포함한 기판(21) 표면 상에 산화막 재질의 스페이서막(34)을 증착한 다음, 상기 제1홈(H1)의 양측벽에만 스페이서막(34)이 잔류되도록 에치백(Etch Back)하여 제1홈(H1) 하부의 기판(21)을 노출시킨다.
도 2h를 참조하면, 상기 스페이서막이 제1홈의 양측벽에만 잔류된 기판(21) 결과물 상에 활성 영역의 리세스 게이트 형성 영역을 노출시키는 마스크 패턴(도시안됨)을 형성한다. 그다음, 상기 마스크 패턴이 형성된 기판(21)에 등방성 식각 공정을 수행하여 리세스 게이트용 제2홈(H2)을 형성한다. 계속해서, 상기 스페이서막과 리세스 마스크를 제거한다.
이때, 상기 활성 영역에서는 제1홈의 저면이 좀 더 식각되어 벌브(Bulb) 형상을 갖는 리세스 게이트용 제2홈(H2)이 형성되며, 상기 소자분리 영역에서는 제2홈(H2)을 형성하기 위한 식각 공정으로 인하여 상기 소자분리막의 제2HDP막(28) 부분에서 손실이 발생하게 된다. 그런데, 상기 제2HDP막(28) 하부에 형성된 질화막(27)이 식각베리어 역할을 함으로써 상기 소자분리막의 손실이 제2HDP막(28) 내에서만 발생하게 되며, 따라서, 그 손실량을 종래보다 줄일 수 있다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
여기서, 본 발명은 벌브형 리세스 게이트를 갖는 반도체 소자의 제조시 소자분리막을 제1HDP막과 질화막 및 제2HDP막의 3층구조로 형성하며, 상기 질화막이 식각베리어 역할을 함으로써 벌브형 홈을 형성하기 위한 식각 공정시 유발되는 소자분리막의 과다 손실을 방지할 수 있다. 이를 통해, 인접 게이트들 간의 간섭을 줄여 문턱전압의 감소를 방지할 수 있으며, 소자분리막 측벽부의 GIDL(Gate Induced Electric Field) 증가를 방지하여 리프레쉬 특성을 효과적으로 개선할 수 있다. 또한, 기생 캐패시턴스(Parasitic Capacitance)의 증가를 방지하여 제조 수율 및 셀 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 벌브형 리세스 게이트를 갖는 반도체 소자의 제조시 식각베리어용 질화막을 포함한 소자분리막을 형성함으로써, 상기 벌브형 리세스 게이트용 홈의 식각 공정시 발생하는 소자분리막의 손실을 최소화할 수 있다. 따라서, 본 발명은 상기 소자분리막의 손실을 최소화함으로써, 인접 게이트들간의 간섭을 줄일 수 있으며, 이를 통해, 문턱전압의 감소를 방지할 수 있다.
또한, 본 발명은 상기 소자분리막의 손실을 최소화함으로써 소자분리막 측벽부의 GIDL(Gate Induced Electric Field) 증가를 방지하여 리프레쉬 특성을 효과적으로 개선할 수 있으며, 게이트 라인과 접하는 소자분리막의 면적을 줄여 기생 캐패시턴스(Parasitic Capacitance)의 증가를 방지함으로써 제조 수율 및 셀 특성을 효과적으로 개선할 수 있다.
Claims (6)
- 소자분리막에 의해 한정된 반도체 기판의 활성 영역 상에 벌브(Bulb)형 리세트 게이트 형성시의 상기 소자분리막 표면의 과다 손실을 방지하기 위한 반도체 소자의 소자분리막 형성방법에 있어서,상기 반도체 기판의 소자분리 영역을 식각하여 제1깊이의 트렌치를 형성하는 단계;상기 트렌치 내에 제1깊이 보다 작은 제1두께로 제1HDP막을 형성하는 단계;상기 제1HDP막 상에 트렌치를 완전 매립하지 않는 제2두께로 식각베리어용 질화막을 형성하는 단계; 및상기 질화막 상에 트렌치를 완전 매립하는 제3두께로 제2HDP막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 트렌치는 2200∼2400Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치 내에 제1HDP막을 형 성하는 단계 전,상기 트렌치 표면에 측벽산화막을 형성하는 단계;상기 측벽산화막 상에 선형질화막을 형성하는 단계; 및상기 선형질화막 상에 선형산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제1HDP막은 1700∼1800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 식각베리어용 질화막은 200∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제2HDP막은 100∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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