KR100864630B1 - 벌브형 리세스게이트를 갖는 반도체 소자 및 그 제조방법 - Google Patents

벌브형 리세스게이트를 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 벌브형 리세스게이트(Bulb type Recess Gate)를 형성하기 위한 리세스 식각시 발생하는 소자분리막의 과다손실을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 소자는 기판의 소정영역에 형성되어 활성영역을 정의하는 트렌치; 상기 트렌치 내에 갭필된 소자분리막 및 상기 트렌치 측벽의 상기 소자분리막과 상기 활성영역의 경계면에 형성된 식각방지막을 포함하고 있으며, 이를 통하여 벌브형 리세스패턴을 형성하기 위한 식각공정시 소자분리막이 과다손실되는 것을 방지하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
소자분리막, 벌브, 리세스게이트

Description

벌브형 리세스게이트를 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE WITH BULB TYPE RECESS GATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 벌브형 리세스게이트(Bulb type Recess Gate)를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화됨에 따라 게이트의 채널 면적의 감소로 인하여 발생되는 문턱전압(Theshold Voltage) 및 리프레쉬(Refresh) 등의 전기적 특성을 향상시키기 위해 기판을 선택적으로 일부 두께 식각하여 채널길이를 증가시키는 리세스 게이트 구조를 도입 및 적용하고 있다.
그러나, 반도체 소자가 더욱 고집적화됨에 따라 패턴은 미세해지고 소자와 소자 사이가 가까워짐에 따라 리세스게이트 구조만으로는 충분한 채널 간의 면적을 확보할 수 없다. 따라서, 리세스패턴 하부의 면적을 증가시켜 채널 면적을 더욱 증가시키는 벌브형 리세스게이트 구조가 제안되었다.
도 1a는 종래기술에 따른 벌브형 리세스게이트를 갖는 반도체 소자를 도시한 평면도이고, 도 1b는 종래기술에 따른 벌브형 리세스게이트를 갖는 반도체 소자의 단면을 도 1a의 X-X` 절취선에 따라 나타낸 이미지이다.
도 1a 및 도 1b를 참조하여 벌브형 리세스게이트를 갖는 반도체 소자의 제조방법을 설명하면, 기판(11)에 활성영역(13)을 정의하는 트렌치를 형성한 후 트렌치 표면에 라이너질화막(liner nitride)을 형성한다. 그 다음, 트렌치 내부를 절연막 예컨대, 고밀도플라즈마(High Density Plasma, HDP)산화막으로 매립하여 소자분리막(12)을 형성한다.
다음으로, 기판(11)을 선택적으로 식각하여 벌브형 리세스패턴(14)을 형성한다. 이때, 벌브형 리세스패턴(14)은 수직프로파일을 갖는 제1리세스패턴(14A)과 제1리세스패턴(14A)보다 넓은 폭을 갖는 제2리세스패턴(14B)을 포함한다. 그 다음, 벌브형 리세스패턴(14)을 포함하는 전면에 폴리실리콘막(16), 텅스텐막(17) 및 게이트하드마스크막(18)을 형성한 후, 패터닝하여 게이트 패턴을 형성한다. 이러한 공정과정을 통하여 하나의 활성영역(13)에 2개의 메인게이트(Main Gate)가 형성되고, 활성영역(13)의 에지(edge)부와 접하는 소자분리막(12) 상에 패싱게이트(Passing Gate)가 형성된다.
하지만, 상술한 종래기술에서는 벌브형 리세스패턴(14)을 형성하기 위한 식각공정시 소자분리막(12)의 일부가 식각되어 지는데 통상적으로 소자분리막(12)이 식각되는 깊이는 벌브형 리세스패턴(14) 대비 1/3 ~ 1/2 수준까지 식각되어 지고 있다. 이러한 소자분리막(12)의 과다손실은 반도체 소자가 점점 집적화됨에 따라 도 1b의 'A'영역처럼 트렌치 측벽의 활성영역(13)과 소자분리막(12)이 접하는 경계지역에서의 소자분리막이 과다손실되면서 많은 문제점을 유발한다. 예컨대, 메인게이트와 패싱게이트 간의 거리가 가까워져 패싱게이트에 인가되는 바이어스의 영향으로 인한 메인게이트의 문턱전압 변화, 메인게이트와 패싱게이트 사이의 기생 캐패시턴스(Parasitic Capacitance)가 증가하여 게이트라인 즉, 워드라인(19)의 RC지연(Delay) 증가 및 패싱게이트와 활성영역(13)이 전기적으로 단락되어 반도체 소자가 비정상적으로 동작하는 문제점이 발생한다. 즉, 반도체 소자의 소자분리막(12) 과다손실로 인하여 반도체 소자의 전기적인 특성 열화 및 반도체 소자의 신뢰성이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 벌브형 리세스패턴을 형성하기 위한 식각공정시, 활성영역과 소자분리막의 경계면에서의 발생된 소자분리막 과다손실로 인한 반도체 소자의 전기적 특성 열화 및 신뢰성 저하를 방지할 수 있는 벌브형 리세스게이트를 갖는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 소자는 기판의 소정영역에 형성되어 활성영역을 정의하는 트렌치; 상기 트렌치 내에 갭필된 소자분리막 및 상기 트렌치 측벽의 상기 소자분리막과 상기 활성영역의 경계면에 형성된 식각방지막을 포함한다. 이때, 상기 트렌치 표면에 형성된 라이너질화막을 더 포함할 수 있다.
상기 식각방지막은 상기 트렌치의 상부 측벽에 형성할 수 있으며, 상기 소자분리막보다 상기 기판에 대한 식각선택비가 큰 물질 예컨대, 실리콘질화막을 이용하여 100Å ~ 200Å범위의 두께로 형성하는 것이 바람직하다.
상기 소자분리막은 산화막계열 예컨대, 고밀도플라즈마(High Density Plasma, HDP)산화막 또는 SOD(Spin On Dielectric)을 이용하여 형성할 수 있다.
또한, 본 발명의 반도체 소자는 상기 기판에 형성된 복수의 리세스패턴을 더 포함할 수 있으며, 상기 복수의 리세스패턴 중 일부는 벌브형(Bulb type) 리세스패턴일 수 있다. 이때, 상기 벌브형 리세스패턴은, 수직 프로파일을 갖는 제1리세스패턴 및 상기 제1리세스패턴 하부에 형성되고, 제1리세스패턴보다 폭이 넓은 제2리세스패턴을 포함할 수 있다.
또한, 본 발명의 반도체 소자는 상기 리세스패턴에 일부가 매립되고 나머지는 상기 기판 표면 위로 돌출된 게이트패턴을 더 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 소자 제조방법은 기판에 소자분리막을 위한 트렌치를 형성하는 단계; 상기 트랜치의 일부를 제1절연막으로 매립하는 단계; 나머지 상기 트렌치의 노출된 측벽에 식각방지막을 형성하는 단계; 상기 트렌치의 나머지를 제1절연막 상에 제2절연막을 매립하여 소자분리막을 형성하는 단계 및 상기 기판에 복수의 리세스패턴을 형성하는 단계를 포함한다. 이때, 상기 트랜치의 표면에 라이너질화막을 형성하는 단계를 더 포함할 수 있다.
상기 식각방지막을 형성하는 단계는, 상기 트렌치에 매립된 제1절연막으로 인하여 노출된 상기 트렌치 측벽의 라이너질화막을 제거하여 상기 트렌치 상부 측벽의 상기 기판을 노출시키는 단계 및 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 이용하여 상기 노출된 기판 표면에 식각방지막을 형성하는 단계를 포함할 수 있다. 이때, 상기 식각방지막 형성시 질소가스를 더 포함할 수 있다.
한편, 상기 식각방지막을 형성하는 또 다른 방법으로, 상기 제1절연막을 포 함하는 트렌지 전면에 식각방지막용 절연막을 형성하는 단계 및 상기 식각방지막용 절연막을 선택적으로 식각하여 상기 트렌치 상부 측벽에 식각방지막을 형성하는 단계를 포함할 수 있다. 이때, 상기 식각방지막용 절연막은 300℃ ~ 500℃범위의 온도에서 형성할 수 있다.
본 발명의 상기 식각방지막은 상기 소자분리막에 비하여 상기 기판에 대한 식각선택비가 큰 물질 예컨대, 실리콘질화막을 100Å ~ 200Å범위의 두께로 형성할 수 있다.
상기 제1절연막 및 제2절연막은 고밀도플라즈마산화막 또는 SOD로 형성할 수 있다.
상기 복수의 리세스 패턴 중 일부는 벌브형 리세스패턴으로 형성할 수 있으며, 벌브형 리세스패턴은 상기 기판상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 수직프로파일을 갖는 제1리세스패턴을 형성하는 단계; 상기 제1리세스패턴의 측벽에 스페이서를 형성하는 단계; 상기 하드마스크패턴 및 스페이서를 식각장벽으로 상기 제1리세스패턴 아래의 상기 기판을 식각하여 상기 제1리세스패턴보다 넓은 폭을 갖도록 제2리세스패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 리세스패턴을 일부 매립하고 나머지는 상기 기판 표면 위로 돌출되도록 게이트패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명은 활성영역과 소자분리막의 경계면에 식각방지막을 형성하여 벌브형 리세스패턴을 형성하기 위한 식각공정시 활성영역과 소자분리막의 경계면에서 소자분리막이 과다손실되는 것을 방지하여 메인게이트와 인접한 패싱게이트 간의 상호작용으로 인한 문제점 즉, 패싱게이트에 인가되는 바이어스에 의한 메인게이트의 문턱전압 변화 및 메인게이트와 패싱게이트 사이의 기생 캐패시턴스가 증가하여 발생하는 워드라인의 RC지연을 완화시킬 수 있는 효과가 있다. 또한, 활성영역과 패싱게이트 사이가 전기적으로 단락되는 현상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 활성영역과 소자분리막의 경계면에 형성된 식각방지막과 더불어 라이너질화막을 더 포함함으로써, 상술한 본 발명의 효과를 보다 향상시킬 수 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 벌브형 리세스게이트를 갖는 반도체 소자를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 벌브형 리세스게이트를 갖는 반도체 소자는 기판(21)의 소정영역에 활성영역(23)을 정의하는 트렌치(22), 트렌치(22) 내에 갭필된 소자분리막(27) 및 트렌치(22) 측벽의 소자분리막(27)과 활성영역(23)의 경계면에 형성된 식각방지막(28)을 포함한다. 또한, 트렌치(22) 측벽에 형성된 측벽산화막(25) 및 라이너질화막(26)을 더 포함할 수 있다. 여기서, 본 발명의 제1실시예에 따른 식각방지막(28)은 질소분위기에서 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 따라서, 식각방지막(28)이 형성된 트렌치(22) 상부 측벽의 라이너질화막(26)은 제거되어 있다.
식각방지막(28)은 벌브형 리세스패턴(30)을 형성하기 위한 식각공정시 활성영역(23)과 소자분리막(27)의 경계면에서 발생되는 소자분리막(27)의 과다손실을 방지하기 위한 것으로, 소자분리막(27)보다 기판(21)에 대한 식각선택비가 큰 물질로 형성하는 것이 바람직하며 예컨대, 실리콘질화막(Si3N4)으로 형성할 수 있다. 이때, 식각방지막(28)은 100Å ~ 200Å범위의 두께를 갖도록 형성할 수 있다.
여기서, 공정의 편의를 위하여 트렌치(22) 표면 즉, 측벽 및 바닥면에 식각방지막(28)을 형성할 수도 있다. 하지만, 트렌치(22) 표면에 식각방지막(28)을 형성할 경우, 식각방지막(28)으로 인하여 트렌치(22)의 종횡비가 증가하게 되고, 이로 인하여 트렌치(22)에 소자분리막(27)을 매립할 때, 소자분리막(27) 내에 보이드(void) 또는 심(seam)이 발생할 수 있다. 따라서, 벌브형 리세스패턴(30)을 형성하기 위한 식각공정시 소자분리막(27)이 과다손실로 인하여 반도체 소자의 전기적인 특성이 열화되는 영역 즉, 트렌치(22)의 상부 측벽에만 식각방지막(28)을 형성하는 것이 바람직하다.
소자분리막(27)은 트렌치(22)의 일부를 매립하는 제1절연막(27A)과 나머지 트렌치(22)를 매립하는 제2절연막(27B)으로 구성되며, 제1절연막(27A) 및 제2절연막(27B)은 산화막계열 예컨대, 고밀도플라즈마(High Density Plasma, HDP)산화막 또는 SOD(Spin on Dielectric)으로 형성할 수 있다.
또한, 본 발명은 기판(21)에 형성된 복수의 리세스패턴을 더 포함할 수 있다. 이때, 복수의 리세스패턴 중 활성영역(23)의 기판(21)에 형성되는 리세스패턴은 벌브형 리세스패턴(30)일 수 있으며, 소자분리막(27)에 형성되는 리세스패턴은 수직프로파일을 갖는 제3리세스패턴(31)일 수 있다. 이때, 벌브형 리세스패턴(30)은 수직프로파일을 갖는 제1리세스패턴(30A)과 제1리세스패턴(30A)에 비하여 넓은 폭을 갖는 제2리세스패턴(30B)을 포함할 수 있으며, 제2리세스패턴(30B)의 단면형상은 원형일 수 있다.
또한, 본 발명은 리세스패턴에 일부가 매립되고 나머지는 기판(21) 표면 위로 돌출된 게이트패턴을 더 포함할 수 있다.
여기서, 활성영역(23)에 형성된 게이트패턴이 메인게이트, 소자분리막(27)에 형성된 게이트패턴이 패싱게이트이다.
이와 같이, 본 발명은 트렌치 측벽의 활성영역(23)과 소자분리막(27)의 경계면에 식각방지막(28)을 구비함으로써, 벌브형 리세스패턴(30)을 형성하기 위한 식각공정시 트렌치 측벽의 소자분리막이 과다손실되는 것을 방지할 수 있다. 이를 통하여 메인게이트와 패싱게이트간의 상호작용으로 인한 문제점 예컨대, 패싱게이트에 인가되는 바이어스로 인하여 메인게이트의 문턱전압이 변화하는 현상, 메인게이트와 패싱게이트간의 기생 캐패시터값이 증가하여 게이트라인 즉, 워드라인의 RC지 연 증가 및 패싱게이트와 활성영역(23)이 전기적으로 단락되는 현상을 방지할 수 있다.
삭제
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 벌브형 리세스게이트를 갖는 반도체 소자의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21)상에 하드마스크막을 형성한 후, 소자분리마스크를 이용하여 하드마스크막패턴(24)을 형성한다. 이때, 하드마스크막은 산화막계열, 질화막계열, 질화산화막(oxynitride) 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 형성할 수 있다. 예컨대, 예컨대, 산화막계열로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)을 사용할 수 있고, 질화막계열로는 Si3N4를 사용할 수 있으며, 탄소함유막으로는 비정질탄소막(Amorphous Carbon Layer, ACL) 또는 카본리치폴리머막(Carbon Rich Polymer)을 사용할 수 있다.
다음으로, 하드마스크패턴(24)을 식각장벽(etch barrier)으로 기판(21)을 소 정깊이 식각하여 트렌치(22)를 형성한다. 이때, 트렌치(22)는 소자분리막을 형성하기 위한 것으로 2300Å ~ 3000Å 범위의 깊이를 갖도록 형성할 수 있다. 또한, 후속 소자분리막을 매립시 매립특성을 향상시키기 위하여 둔각을 갖도록 형성할 수 있다.
다음으로, 트렌치(22)를 포함하는 전면에 측벽산화막(25) 및 라이너질화막(26)을 형성한다.
다음으로, 트렌치(22) 일부를 제1절연막(27A)으로 매립한다. 이때, 제1절연막(27A)은 1800Å ~ 2200Å 범위의 두께를 갖도록 매립할 수 있으며, 산화막계열 예컨대, 고밀도플라즈마산화막 또는 SOD로 매립할 수 있으며, 바람직하게는 고밀도플라즈마산화막에 비하여 매립특성이 우수한 SOD로 형성하는 것이 좋다.
다음으로, 제1절연막(27A)의 경도를 향상시키기 위하여 열처리를 실시한다. 이때, 열처리는 900℃ 온도에서 30분간 실시할 수 있다.
도 3b에 도시된 바와 같이, 제1절연막(27A)으로 인하여 노출된 트렌치(22)의 측벽 및 하드마스크패턴(24) 표면에 형성된 라이너질화막(26) 및 측벽산화막(25)을 제거한다. 이는 본 발명의 제1실시예에 따라 선택적 에피택셜 성장법(SEG)을 이용하여 트렌치(22)의 상부 측벽에만 선택적으로 식각방지막(28)을 형성하기 위함이다.
다음으로, 제1절연막(27A)으로 인하여 기판(21) 표면이 노출된 트렌치(22) 상부 측벽에 식각방지막(28)을 형성한다. 이때, 식각방지막(28)은 후속 벌브형 리세스패턴을 형성하기 위한 식각공정시 활성영역(23)과 소자분리막의 경계면에서 소 자분리막이 과다손실되는 것을 완화시키기 위한 것으로, 100Å ~ 200Å 범위의 두께 즉, 종래의 라이너질화막(26)의 두께(50Å ~ 100Å)보다 더 두껍게 형성하는 것이 바람직하다.
식각방지막은 소자분리막에 비하여 기판(21)에 대한 식각선택비가 큰 물질 예컨대, 실리콘질화막으로 형성할 수 있다.
예를 들어, 질소분위기에서 선택적 에피택셜 성장법(SEG)을 이용하면 측벽산화막(25)과 라이너질화막(26)이 제거되어 기판(21) 표면이 노출된 트렌치(22) 상부 측벽에만 선택적으로 실리콘질화막으로 구성된 식각방지막(28)을 형성할 수 있다. 이는 선택적 에피택셜 성장법의 특성에 따른 것으로, 기판(21) 표면과 산화막 또는 질화막 표면에서의 식각방지막(28) 성장속도가 서로 다른 특성을 이용하여 트렌치(22) 상부 측벽에만 선택적으로 식각방지막(28)을 형성할 수 있다.
한편, 식각방지막(28)을 형성하지 않고, 라이너질화막(26)을 종래보다 더 두껍게 형성하여 활성영역(23)과 소자분리막의 경계면에서의 소자분리막 과다손실을 완화시킬 수도 있다. 하지만, 두껍게 형성된 라이너질화막(26)으로 인하여 트렌치(22)의 종횡비가 증가하게 되고, 종횡비가 증가된 트렌치(22)에 소자분리막을 매립할 때, 소자분리막 내에 보이드(void) 또는 심(seam)이 발생할 수 있다. 따라서, 벌브형 리세스패턴을 형성하기 위한 식각공정시 소자분리막이 과도손실로 인하여 반도체 소자의 전기적인 특성이 열화되는 영역 즉, 트렌치(22)의 상부 측벽에만 식각방지막(28)을 형성하는 것이 바람직하다.
다음으로, 식각방지막(28)을 포함하는 전면에 제2절연막(27B)을 형성한다. 이때, 제2절연막(27B)은 산화막계열 예컨대, 고밀도플라즈마산화막 또는 SOD로 형성할 수 있으며, 바람직하게는 SOD에 비하여 경도가 큰 고밀도플라즈마산화막으로 형성하는 것이 좋다.
다음으로, 제2절연막(27B)의 경도를 향상시키기 위하여 열처리를 실시한다. 이때, 열처리는 900℃ 온도에서 30분간 실시할 수 있다.
다음으로, 하드마스크패턴(24)의 표면이 노출되는 타겟으로 평탄화공정을 실시한 후, 하드마스크패턴(24)을 제거하여 소자분리막(27)을 완성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)를 사용할 수 있다. 여기서, 소자분리막(27)이 형성된 영역을 제외한 나머지 기판(21)이 활성영역(23)으로 정의된다.
도 3c에 도시된 바와 같이, 소자분리막(27)과 활성영역(23)이 구비된 기판(21) 전면에 하드마스크막을 형성한 후, 게이트마스크를 이용하여 하드마스크패턴(29)을 형성한다. 이때, 하드마스크막은 산화막계열, 질화막계열, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 형성할 수 있다.
다음으로, 하드마스크패턴(29)을 식각장벽으로 기판(21)을 소정깊이 식각하여 복수의 리세스패턴을 형성한다. 이때, 복수의 리세스패턴 중 활성영역(23)에 형성되는 리세스패턴은 벌브형 리세스패턴(30)일 수 있으며, 소자분리막(27)에 형성되는 리세스패턴은 수직프로파일을 갖는 제3리세스패턴(31)일 수 있다.
여기서, 벌브형 리세스패턴(30)의 형성방법은, 기판(21) 상에 하드마스크패턴(29)을 형성한 후, 하드마스크패턴(29)을 식각장벽으로 기판(21)을 식각하여 수 직프로파일을 갖는 제1리세스패턴(30A)을 형성한다. 그 다음, 제1리세스패턴(30A) 측벽에 스페이서를 형성한 후, 하드마스크패턴(29) 및 스페이서를 식각장벽으로 제1리세스패턴(30A) 아래의 기판(21)을 식각하여 제1리세스패턴(30A)보다 넓은 폭을 갖도록 제2리세스패턴(30B)으로 형성할 수 있다. 이때, 벌브형 리세스패턴(30)을 형성하는 과정에서 활성영역(23)과 소자분리막(27)의 경계면의 소자분리막(27)의 일부 식각되지만, 소자분리막(27)의 측벽에 형성된 식각방지막(28)으로 인하여 소자분리막(27)의 측벽이 과다손실되는 것을 방지할 수 있다.
도 3d에 도시된 바와 같이, 활성영역(23)에 형성된 벌브형 리세스패턴(30) 표면에 게이트절연막(32)을 형성한다. 이때, 게이트절연막(32)은 열산화법(Thermal Oxidation)을 이용하여 실리콘산화막(SiO2)으로 형성할 수 있다.
다음으로, 리세스패턴 상에 일부가 리세스패턴에 매립되고 나머지는 기판(21) 표면 위로 돌출되도록 제1게이트도전막(33)을 형성한 후, 제1게이트도전막(33) 상에 제2게이트도전막(34) 및 게이트하드마스크막(35)을 차례로 증착한다. 이때, 제1게이트도전막(33)은 폴리실리콘막으로 형성할 수 있으며, 제2게이트도전막(34)을 폴리실리콘막 또는 텅스텐함유막으로 형성할 수 있다. 텅스텐함유막으로는 텅스텐막 또는 텅스텐실리사이드막을 이용할 수 있다.
다음으로, 게이트하드마스크(35)막 제2게이트도전막(34) 및 제1게이트도전막(33)을 차례로 식각하여 게이트패턴을 형성한다.
다음으로, 게이트패턴 전면에 스페이서용 절연막을 형성한 후, 전면식각공정 을 통하여 게이트패턴 양측벽에 스페이서(36)를 형성한다.
상술한 공정과정을 통하여 하나의 활성영역(23)에 2개의 메인게이트가 구비되고, 활성영역(23)의 에지부와 접하는 소자분리막(27) 상에 패싱게이트가 구비된다.
이와 같이, 본 발명은 활성영역(23)과 소자분리막(27)의 경계면에 식각방지막(28)을 구비함으로써, 벌브형 리세스패턴(30)을 형성하기 위한 식각공정시 소자분리막이 과다손실되는 것을 방지할 수 있다. 이를 통하여 소자분리막의 과다손실로 인한 문제점 즉, 패싱게이트에 인가되는 바이어스로 인하여 메인게이트의 문턱전압이 변화하는 현상, 메인게이트와 패싱게이트간의 기생 캐패시터값이 증가하여 게이트라인 즉, 워드라인의 RC지연 증가 및 패싱게이트와 활성영역(23)이 전기적으로 단락되는 현상을 방지할 수 있다. 따라서, 반도체 소자의 전기적인 특성을 향상 및 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 4는 본 발명의 제2실시예에 따른 벌브형 리세스게이트를 갖는 반도체 소자를 도시한 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 벌브형 리세스게이트를 갖는 반도체 소자는 기판(41)의 소정영역에 활성영역(43)을 정의하는 트렌치(42), 트렌치(42) 내에 갭필된 소자분리막(47) 및 트렌치 측벽의 소자분리막(47)과 활성영역(43)의 경계면에 형성된 식각방지막(48)을 포함한다. 또한, 트렌치 측벽에 형성된 측벽산화막(45) 및 라이너질화막(46)을 더 포함할 수 있다. 여기서, 본 발명의 제2실시예에 따른 식각방지막(48)은 저온공정 예컨대, 300℃ ~ 500℃ 범위의 온도에서 증착된 절연막을 이용하여 형성된다. 따라서, 제1실시예와는 다르게 트렌치(42) 측벽 상부의 라이너질화막(46)을 제거하지 않고 라이너질화막(46) 상에 형성한다.
본 발명의 제2실시예에 따른 식각방지막(48)은 벌브형 리세스패턴(50)을 형성하기 위한 식각공정시 소자분리막이 과다손실되는 것을 방지하고, 라이너질화막(46)과 더불어서 활성영역(23)과 접하는 소자분리막(27)의 경계면에서의 식각마진을 향상시킬 수 있다. 이러한 식각방지막(48)은 소자분리막(47)보다 기판(41)에 대한 식각선택비가 큰 물질로 형성하는 것이 바람직하다. 예컨대, 실리콘질화막(Si3N4)으로 형성할 수 있으며, 100Å ~ 200Å범위의 두께를 갖도록 형성할 수 있다.
여기서, 공정의 편의를 위하여 트렌치(42) 전면에 식각방지막(48)을 형성할 수 있다. 하지만, 트렌치(42) 전면에 식각방지막(48)을 형성할 경우, 트렌치(42) 전면에 형성된 식각방지막(48)으로 인하여 트렌치(42)의 종횡비가 증가하게 되어 트렌치(42)에 소자분리막(47)을 매립할 때, 소자분리막(47) 내에 보이드(void) 또는 심(seam)이 발생할 수 있다. 따라서, 벌브형 리세스패턴(50)을 형성하기 위한 식각공정시 소자분리막(47)이 과다손실되는 영역 즉, 트렌치(42)의 상부 측벽에만 식각방지막(48)을 형성하는 것이 바람직하다.
소자분리막(47)은 트렌치(42)의 일부를 매립하는 제1절연막(47A)과 나머지 트렌치(42)를 매립하는 제2절연막(47B)으로 구성되며, 제1절연막(47A) 및 제2절연막(47B)은 산화막계열 예컨대, 고밀도플라즈마산화막 또는 SOD로 형성할 수 있다.
또한, 본 발명은 기판(41)에 형성된 복수의 리세스패턴을 더 포함할 수 있다. 이때, 복수의 리세스패턴 중 일부 즉, 활성영역(43)의 기판(41)에 형성되는 리세스패턴은 벌브형 리세스패턴(50)일 수 있으며, 소자분리막(47)에 형성되는 리세스패턴은 수직프로파일을 갖는 제3리세스패턴(41)일 수 있다. 이때, 벌브형 리세스패턴(50)은 수직프로파일을 갖는 제1리세스패턴(50A)과 제1리세스패턴(50A)에 비하여 넓은 폭을 갖는 제2리세스패턴(50B)을 포함할 수 있으며, 제2리세스패턴(50B)의 단면형상은 원형일 수 있다.
또한, 본 발명은 리세스패턴에 일부가 매립되고 나머지는 기판(21) 표면 위로 돌출된 게이트패턴을 더 포함할 수 있다.
여기서, 활성영역(43)에 형성된 게이트패턴이 메인게이트, 소자분리막(47)에 형성된 게이트패턴이 패싱게이트이다.
이와 같이, 본 발명은 활성영역(43)과 소자분리막(47)의 경계면에 식각방지막(48)을 구비함으로써, 벌브형 리세스패턴(50)을 형성하기 위한 식각공정시 소자분리막(47)이 과다손실되는 것을 방지할 수 있다. 또한, 활성영역(43)과 소자분리막(47)의 경계면에 형성된 라이너질화막(46)을 더 포함함으로써, 소자분리막(47)이 과다손실되는 것을 보다 효과적으로 방지할 수 있다. 이를 통하여 패싱게이트에 인가되는 바이어스로 인하여 메인게이트의 문턱전압이 변화하는 현상, 메인게이트와 패싱게이트간의 기생 캐패시터값이 증가하여 게이트라인 즉, 워드라인의 RC지연 증가 및 패싱게이트와 활성영역(43)이 전기적으로 단락되는 현상을 방지할 수 있다.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 벌브형 리세스게이트를 갖 는 반도체 소자의 제조방법을 도시한 공정단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(41)상에 하드마스크막을 형성한 후, 소자분리마스크를 이용하여 하드마스크막패턴(44)을 형성한다. 이때, 하드마스크막은 산화막계열, 질화막계열, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 형성할 수 있다.
다음으로, 하드마스크패턴(44)을 식각장벽으로 기판(41)을 식각하여 트렌치(42)를 형성한다. 이때, 트렌치(42)는 소자분리막을 형성하기 위한 것으로 2300Å ~ 3000Å 범위의 깊이를 갖도록 형성할 수 있다. 또한, 후속 소자분리막을 매립시 매립특성을 향상시키기 위하여 둔각을 갖도록 형성할 수 있다.
다음으로, 트렌치(42)를 포함하는 전면에 측벽산화막(45) 및 라이너질화막(46)을 형성한다.
다음으로, 트렌치(42) 일부를 제1절연막(47A)으로 매립한다. 이때, 제1절연막(47A)은 1800Å ~ 2200Å 범위의 두께를 갖도록 매립할 수 있으며, 산화막계열 예컨대, 고밀도플라즈마산화막 또는 SOD로 매립할 수 있다. 바람직하게는 고밀도플라즈마산화막에 비하여 매립특성이 우수한 SOD를 사용하여 제1절연막(47A)을 형성하는 것이 좋다.
다음으로, 제1절연막(47A)의 경도를 향상시키기 위하여 열처리를 실시한다. 이때, 열처리는 900℃ 온도에서 30분간 실시할 수 있다.
도 5b에 도시된 바와 같이, 제1절연막(47A)이 매립된 트렌치(42) 전면에 식각방지막용 절연막을 형성한다. 이때, 식각방지막용 절연막은 소자분리막에 비하여 기판(21)에 대한 식각선택비가 큰 물질 예컨대, 실리콘질화막으로 형성할 수 있다. 또한, 활성영역(43)에 포함된 불순물이 소자분리막으로 확산되거나, 식각방지막용 절연막을 형성하는 과정에서 발생하는 응력(Stress)으로 인한 결함이 발생하는 것을 방지할 수 있도록 저온 예컨대, 300℃ ~ 500℃범위의 온도에서 형성하는 것이 바람직하다. 또한, 라이너질화막(46)과 더불어서 후속 벌브형 리세스패턴을 형성하기 위한 식각공정시 활성영역(23)과 접하는 소자분리막의 경계면에 보다 향상된 식각마진을 제공하기 위하여 100Å ~ 200Å 범위의 두께 즉, 종래의 라이너질화막(46)의 두께(50Å ~ 100Å)보다 더 두껍게 형성하는 것이 좋다.
다음으로, 식각방지막용 절연막을 선택적으로 식각하여 트렌치(42) 상부 측벽에 식각방지막(48)을 형성한다.
다음으로, 식각방지막(48)을 포함하는 전면에 제2절연막(47B)을 형성한다. 이때, 제2절연막(47B)은 산화막계열 예컨대, 고밀도플라즈마산화막 또는 SOD로 형성할 수 있다. 바람직하게는 SOD에 비하여 경도가 큰 고밀도플라즈마산화막으로 제2절연막(47B)을 형성하는 것이 좋다.
다음으로, 제2절연막(47B)의 경도를 향상시키기 위하여 열처리를 실시한다. 이때, 열처리는 900℃ 온도에서 30분간 실시할 수 있다.
다음으로, 하드마스크패턴(44)의 표면이 노출되는 타겟으로 평탄화공정을 실시한 후, 하드마스크패턴(44)을 제거하여 소자분리막(47)을 완성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)를 사용할 수 있다. 여기서, 소자분리막(47)이 형성된 영역을 제외한 나머지 기판(41)이 활성영역(43)으로 정의된다.
도 5c에 도시된 바와 같이, 소자분리막(47)과 활성영역(43)이 구비된 기판(41) 전면에 하드마스크막을 형성한 후, 게이트마스크를 이용하여 하드마스크패턴(49)을 형성한다. 이때, 하드마스크막은 산화막계열, 질화막계열, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 형성할 수 있다.
다음으로, 하드마스크패턴(49)을 식각장벽으로 기판(41)을 소정깊이 식각하여 복수의 리세스패턴을 형성한다. 이때, 복수의 리세스패턴 중 활성영역(43)에 형성되는 리세스패턴은 벌브형 리세스패턴(50)일 수 있으며, 소자분리막(47)에 형성되는 리세스패턴은 수직프로파일을 갖는 제3리세스패턴(51)일 수 있다.
이때, 벌브형 리세스패턴(50)을 형성하는 과정에서 활성영역(43)과 소자분리막(47)의 경계면의 소자분리막(47)의 일부 식각되지만, 소자분리막(47)의 측벽에 형성된 라이너질화막(46)과 식각방지막(48)으로 인하여 소자분리막(47)이 과다손실되는 것을 보다 효과적으로 방지할 수 있다.
도 5d에 도시된 바와 같이, 활성영역(43)에 형성된 벌브형 리세스패턴(50) 표면에 게이트절연막(52)을 형성한다. 이때, 게이트절연막(52)은 열산화법(Thermal Oxidation)을 이용하여 실리콘산화막으로 형성할 수 있다.
다음으로, 리세스패턴 상에 일부가 리세스패턴에 매립되고 나머지는 기판(41) 표면 위로 돌출되도록 제1게이트도전막(53)을 형성한 후, 제1게이트도전막(53) 상에 제2게이트도전막(54) 및 게이트하드마스크막(55)을 차례로 증착한다. 이때, 제1게이트도전막(53)은 폴리실리콘막으로 형성할 수 있으며, 제2게이트도전 막(54)을 폴리실리콘막 또는 텅스텐함유막으로 형성할 수 있다. 텅스텐함유막으로는 텅스텐막 또는 텅스텐실리사이드막을 이용할 수 있다.
다음으로, 게이트하드마스크(55)막 제2게이트도전막(54) 및 제1게이트도전막(53)을 차례로 식각하여 게이트패턴을 형성한다.
다음으로, 게이트패턴 전면에 스페이서용 절연막을 형성한 후, 전면식각공정을 통하여 게이트패턴 양측벽에 스페이서(56)를 형성한다.
상술한 공정과정을 통하여 하나의 활성영역(43)에 2개의 메인게이트가 구비되고, 활성영역(43)의 에지부와 접하는 소자분리막(47) 상에 패싱게이트가 구비된다.
이와 같이, 본 발명은 활성영역(43)과 소자분리막(47)의 경계면에 식각방지막(48)을 구비함으로써, 벌브형 리세스패턴(50)을 형성하기 위한 식각공정시 소자분리막(47)이 과다손실되는 것을 방지할 수 있다. 또한, 활성영역(43)과 소자분리막(47)의 경계면에 형성된 라이너질화막(46)을 더 포함함으로써, 소자분리막(47)이 과다손실되는 것을 보다 효과적으로 방지할 수 있다. 이를 통하여 패싱게이트에 인가되는 바이어스로 인하여 메인게이트의 문턱전압이 변화하는 현상, 메인게이트와 패싱게이트간의 기생 캐패시터값이 증가하여 게이트라인 즉, 워드라인의 RC지연 증가 및 패싱게이트와 활성영역(43)이 전기적으로 단락되는 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 벌브형 리세스게이트를 갖는 반도체 소자를 도시한 평면도.
도 1b는 종래기술에 따른 벌브형 리세스게이트를 갖는 반도체 소자의 단면을 도 1a의 X-X` 절취선에 따라 나타낸 이미지.
도 2는 본 발명의 제1실시예에 따른 벌브형 리세스게이트를 갖는 반도체 소자를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 벌브형 리세스게이트를 갖는 반도체 소자의 제조방법을 도시한 공정단면도.
도 4는 본 발명의 제2실시예에 따른 벌브형 리세스게이트를 갖는 반도체 소자를 도시한 단면도.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 벌브형 리세스게이트를 갖는 반도체 소자의 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21 : 기판 22 : 트렌치
23 : 활성영역 25 : 측벽산화막
26 : 라이너질화막 27 : 소자분리막
28 : 식각방지막 30A : 제1리세스패턴
30B : 제리세스패턴 30 : 벌브형 리세스패턴
31 : 제3리세스패턴

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  13. 기판에 소자분리를 위한 트렌치를 형성하는 단계;
    상기 트렌치의 일부를 제1절연막으로 매립하는 단계;
    상기 트렌치의 노출된 측벽에 선택적 에피택셜 성장법을 사용하여 식각방지막을 형성하는 단계;
    상기 제1절연막 상에 상기 트렌치의 나머지를 제2절연막으로 매립하는 단계; 및
    상기 기판에 복수의 리세스패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 트랜치의 측벽 및 바닥면에 라이너질화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 식각방지막을 형성하는 단계는,
    상기 제1절연막으로 인하여 노출된 상기 트렌치 측벽의 라이너질화막을 제거하여 상기 트렌치 상부 측벽의 상기 기판을 노출시키는 단계; 및
    상기 선택적 에피택셜 성장법을 이용하여 노출된 상기 기판에 식각방지막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 식각방지막 형성시 질소가스를 더 포함하는 반도체 소자의 제조방법.
  17. 삭제
  18. 삭제
  19. 제13항에 있어서,
    상기 식각방지막은 실리콘질화막을 포함하고, 상기 제1절연막 및 상기 제2절연막은 산화막을 포함하는 반도체 소자의 제조방법.
  20. 제13항에 있어서,
    상기 식각방지막은 실리콘질화막으로 형성하는 반도체 소자의 제조방법.
  21. 제13항에 있어서,
    상기 식각방지막은 100Å ~ 200Å범위의 두께로 형성하는 반도체 소자의 제조방법.
  22. 제13항에 있어서,
    상기 제1절연막 및 제2절연막은 고밀도플라즈마산화막 또는 SOD로 형성하는 반도체 소자의 제조방법.
  23. 제13항에 있어서,
    상기 복수의 리세스패턴 중 일부는 벌브형(Bulb type) 리세스패턴으로 형성하는 반도체 소자의 제조방법.
  24. 제23항에 있어서,
    상기 벌브형 리세스패턴을 형성하는 단계,
    상기 기판상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 수직프로파일을 갖는 제1리세스패턴을 형성하는 단계;
    상기 제1리세스패턴의 측벽에 스페이서를 형성하는 단계;
    상기 하드마스크패턴 및 상기 스페이서를 식각장벽으로 상기 제1리세스패턴 아래의 상기 기판을 식각하여 상기 제1리세스패턴보다 넓은 폭을 갖도록 제2리세스패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  25. 제13항에 있어서,
    상기 리세스패턴을 일부 매립하고 나머지는 상기 기판 표면 위로 돌출되도록 게이트패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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KR20010036557A (ko) * 1999-10-09 2001-05-07 김영환 반도체 장치의 분리구조 형성방법
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