KR20050002437A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 소자분리 산화막과 트랜치의 사이에 라이너 질화막이 개재되어있는 STI 구조에서 상기 라이너 질화막을 트랜치의 상부에만 일부 남아 있는 칼라형으로 형성함으로써, 라이너 질화막이 트랜치 상부의 기판 스트레스를 방지하고, 트랜치 하부는 질화막이 없어 질화막에 의해 소자분리 산화막에 전자가 축적되어 이로 인해 P+/P+ 소자분리 펀치쓰루 저하가 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 라이너 질화막을 트랜치의 상부에만 칼라형으로 형성하여 라이너 질화막에 의한 P+ 간 소자분리 펀치쓰루를 방지하여 누설전류를 감소시켜 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요할 뿐만 아니라 소자의 원활한 동작을 위하여 각 소자들간의 간섭을 배재시키고, 접합 캐패시턴스를 감소시키는 구조를 갖도록 형성하여야한다.

또한 소자의 집적도가 높아질수록 단위셀에 대한 누설전류 허용치가 감소되는데, 이를 위해서 트랩 생성을 억제하거나 셀간의 소자분리막을 통한 누설전류를 더욱 감소시켜야하는 과제가 있다.

여기서 트랜치가 형성된 반도체기판은 소자분리막이 매립되기 전후의 열산화에 대한 스트레스 정도가 많은 차이가 나는 것을 알수 있다.

도 1a 및 도 1b은 일반적인 트랜치가 형성된 반도체기판의 소자분리막 도포 전후의 열산화에 대한 기판 스트레스 정도를 나타내고 있다.

먼저, 소자분리막이 도포되기 전단계의 반도체기판의 열산화에 대한 스트레스 상태를 시뮬레이션한 도 1a에서 알수 있듯이 트랜치 내벽을 열산화 시키는 단계에서는 인장이나 응축 스트레스가 별로 없음을 알수 있다.

그러나 트랜치를 소자분리 산화막이 메운 후에 실시되는 열산화, 예를 들어 문턱전압 조절용 이온주입 스크린 산화막 형성이나, 게이트산화막 형성등의 공정에서는 도 1b 에 도시되어있는 바와 같이, 많은 스트레스가 기판에 존재하게 되어 결함의 원인이 되어 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함)에서의 누설전류를 증가시키는 문제점이 있다.

이러한 문제점을 해결하기 위하여 도 2에 되시되어 있는 바와 같은 라이너 질화막을 이용한 STI 공정을 진행하게 된다.

먼저, 실리콘 반도체기판(10)상에 패드 산화막(12)과 질화막 패턴(도시되지 않음)을 이용하여 트랜치(14)를 형성하고, 트랜치의 내벽에 열산화막(16)을 형성한 후, 전면에 라이너 질화막(18)을 형성한다.

그다음 상기 트랜치를 소자분리 산화막(20)을 메우고, 질화막 상부의 소자분리 산화막과 라이너질화막(18)을 제거한 후, 상기 질화막 패턴을 제거하여 소자분리 공정을 완료하면 소자분리 산화막(20)과 반도체기판(10)의 사이에 라이너 질화막(18) 패턴이 존재하는 STI 구조를 얻을 수 있다.

이러한 라이너 질화막을 이용한 STI 방법은 후속 열산화 공정시 질화막에 의해 기판에 가해지는 스트레스가 감소되어 이에 의한 누설전류가 감소된다.

그러나 이러한 라이너 질화막 이용 STI 공정은 또 다른 심각한 문제저를 야기 시키는 것으로 드러나 이에 대한 보고가 이어지고 있다.

즉 도 3에 도시되어 있는 바와 같이, 반도체기판(22)의 N웰(24)상의 양측에 소자분리 산화막(26)에 의해 분리된 두 개의 P+ 영역(27, 28)이 형성되어있으면, P+/N 접합에서 주입된 홀이나, N웰 내에 존재하는 소수 캐리어인 홀이 재결합되지 않고 존재하다가, P+/N웰 접합에 역전압이 가해지면 P+/N웰 접합으로 큰 에너지로 끌려와 전자-홀 쌍을 형성하고, 이렇게 형성되 전자는 높은 에너지를 가지고 있어실리콘 기판-산화막 경계를 넘을 수 있게된다.

이때 상기 트랜치의 측벽에 라이너 질화막이 존재하면, 질화막 증착시 사용된 NH₃가스에 존재하는 홀이 실리콘-산화막 경계의 댕글링 본드에 트랩되거나 혹은 실리콘-산화막-질화막의 적층을 형성하여 산화막-질화막 간의 또 다른 계면을 형성하게되어 엎서 형성된 고에너지 전자에 의한 계면 누적이 가능하도록 돕게 된다.

이 경우 N웰과 경계를 이루는 트랜치의 매립산화막에 전자가 누적되면 N웰에 존재하는 트랜치의 측벽 반전이 용이해져 P+/P+ 간 소자분리 펀치쓰루가 악화되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은

열산화시의 기판 스트레스를 감소시키는 라이너 질화막을 트랜치 상부에 칼라 형상으로 형성하여 P+/P+ 간 소자분리 펀치쓰루가 악화되는 것을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

도 1a 및 도 1b은 트랜치의 소자분리막 도포 전후의 열산화에 대한 기판 스트레스의 시뮬레이션 그래프.

도 2는 종래 기술에 따른 반도체소자의 단면도.

도 3은 종래 STI 의 문제점을 도시한 개략도.

도 4a 내지 도 4d는 본 발명에 따른 반도체소자의 제조 공정도.

<도면의 주요 부분에 대한 부호의 설명>

10, 22, 30 : 반도체기판 12, 32 : 패드산화막

14, 36 : 트랜치 16, 38 : 열산화막

18, 42 : 라이너 질화막 20, 26, 40, 44 : 소자분리 산화막

24 : N웰 27, 28 : P+ 영역

34 : 질화막

본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,

반도체기판상에 패드산화막과 질화막 패턴을 순차적으로 형성하는 공정과,

상기 질화막 패턴을 마스크로 노출되어있는 패드산화막과 반도체기판의 일정두께를 식각하여 트랜치를 형성하는 공정과,

상기 트랜치의 내벽에 열산화막을 형성하는 공정과,

상기 트랜치의 일정 깊이만을 체우는 제1소자분리 산화막을 형성하는 공정과,

상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,

상기 라이너 질화막을 전면식각하여 상기 트랜치의 상부 내벽과 질화막 패턴의 측벽에만 스페이서 형으로 라이너 질화막 패턴을 형성하는 공정과,

상기 구조의 전표면에 제2소자분리 산화막을 도포하는 공정과,

상기 제2소자분리 산화막을 전면 식각하여 질화막 패턴을 노출시키는 공정과,

상기 질화막 패턴과 그 상부의 라이너 질화막을 제거하여 트랜치의 상부에 칼라형으로 존재하는 라이너질화막 패턴을 구비하는 소자분리 구조를 형성하는 것을 특징으로 한다.

본 발명의 다른 특징은, 상기 제1 및 제2소자분리 산화막이 고밀도 플라즈마 산화막이나, 상압 CVD 산화막이며, 상기 라이너 질화막은 10∼100Å 두께로 형성되는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 4a 내지 도 4d는 본 발명에 따른 반도체소자의 제조 공정도로서, 완성된 구조가 도 4d에 도시되어있다.

먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 패드산화막(32)괴 질화막(34) 패턴을 형성한 후, 상기 질화막(34) 패턴에 의해 노출되는 반도체기판(30)을 일정 깊이 식각하여 트랜치(36)를 형성하고, 트랜치(36) 내벽에 열산화막(38)을 형성한다. (도 4a 참조).

그다음 상기 구조의 전표면에 제1소자분리 산화막(40)을 도포하여 트랜치(36)를 매립한 후 이를 전면 식각하여 상기 트랜치(36)의 하부에만 일부 남도록한다. 이때 상기 제1소자분리 산화막(40)은 고밀도 플라즈마 산화막이나, 상압 CVD 산화막이며, 상기 제1소자분리 산화막(40)의 식각은 습식이나 건식 또는 습식 후 건식으로 진행할 수 있다. (도 4b 참조).

그후 상기 구조의 전표면에 라이너 질화막(42)을 10∼100Å 정도 두계로 도포한 후, 전면 식각하여 상기 트랜치(36) 상부 내벽과 질화막(34) 패턴의 측벽에 스패이서 형상의 라이너 질화막(42) 패턴을 형성한다. (도 4c 참조).

그다음 상기 구조의 전표면에 제2소자분리 산화막(44)을 고밀도 플라즈마 산화막이나, 상압 CVD 산화막으로 형성하여 트랜치(36)를 메우고 이를 CMP 등의 방법으로 식각하여 질화막(36)을 노출시킨 후, 질화막(36) 패턴을 제거하면, 트랜치(36)의 상부에만 칼라형으로 남아 있는 라이너 질화막(42)을 구비하는 STI 구조를 얻을 수 있다. (도 4d 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 소자분리 산화막과 트랜치의 사이에 라이너 질화막이 개재되어있는 STI 구조에서 상기라이너 질화막을 트랜치의 상부에만 일부 남아 있는 칼라형으로 형성하였으므로, 라이너 질화막이 트랜치 상부의 기판 스트레스를 방지하고, 트랜치 하부는 질화막이 없어 질화막에 의해 소자분리 산화막에 전자가 축적되어 이로 인해 P+/P+ 소자분리 펀치쓰루 저하가 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

1. 반도체기판상에 패드산화막과 질화막 패턴을 순차적으로 형성하는 공정과,

   상기 질화막 패턴을 마스크로 노출되어있는 패드산화막과 반도체기판의 일정 두께를 식각하여 트랜치를 형성하는 공정과,

   상기 트랜치의 내벽에 열산화막을 형성하는 공정과,

   상기 트랜치의 일정 깊이만을 체우는 제1소자분리 산화막을 형성하는 공정과,

   상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,

   상기 라이너 질화막을 전면식각하여 상기 트랜치의 상부 내벽과 질화막 패턴의 측벽에만 스페이서 형으로 라이너 질화막 패턴을 형성하는 공정과,

   상기 구조의 전표면에 제2소자분리 산화막을 도포하는 공정과,

   상기 제2소자분리 산화막을 전면 식각하여 질화막 패턴을 노출시키는 공정과,

   상기 질화막 패턴과 그 상부의 라이너 질화막을 제거하여 트랜치의 상부에 칼라형으로 존재하는 라이너질화막 패턴을 구비하는 소자분리 구조를 형성하는 것을 특징으로하는 반도체소자의 제조방법.
2. 제1항에 있어서,

   상기 제1 및 제2소자분리 산화막이 고밀도 플라즈마 산화막이나, 상압 CVD산화막인 것을 특징으로하는 반도체소자의 제조방법.
3. 제1항에 있어서,

   상기 라이너 질화막은 10∼100Å 두께로 형성되는 것을 특징으로하는 반도체소자의 제조방법.