KR20050018187A - 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법 - Google Patents

리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법

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KR20050018187A
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Abstract

리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법을 제공한다. 상기 모스 트랜지스터는 반도체 기판과 상기 기판에 위치하여 활성영역을 한정하는 트렌치 소자분리막을 갖는다. 상기 트렌치 소자분리막은 적어도 하부 측벽이 역경사(negative slope)를 갖는다. 상기 활성영역의 소정영역에 리세스된 게이트가 위치하되, 상기 리세스된 게이트의 바닥면은 상기 트렌치 소자분리막의 역경사진 측벽과 접한다. 이와 같이 상기 소자분리 트렌치를 역트렌치 형상으로 형성함으로써, 문턱전압(threshold voltage)의 급속저하(rolling off)나 펀치쓰루(punchthrough)와 같은 쇼트 채널 효과를 억제할 수 있다.

Description

리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법{mos transistor with recessed gate and method of fabricating the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법에 관한 것이다.
트렌지스터의 게이트길이가 0.1㎛수준으로 짧아질 때의 대두되는 문제점으로 는 쇼트 채널 효과(short channel effect; SCE)에 따른 문턱전압(threshold voltage)의 급속저하(rolling off) 및 펀치쓰루(punch through) 전압의 저하 등이 있다. 상기 쇼트 채널 효과를 억제하기 위해서는 소오스 및 드레인의 접합깊이(junction depth)를 감소시키거나, 유효 채널길이(effective channel length)를 증가시키는 방법이 있다. 리세스된 게이트를 갖는 모스 트렌지스터 구조는 상기 두 방법을 동시에 구현할 수 있는 기술로 현재 많이 연구되고 있는 기술이다.
도 1 은 리세스된 게이트를 갖는 일반적인 모스 트렌지스터를 나타낸 평면도이다.
도 1을 참조하면, 반도체 기판에 위치한 소자분리막에 의해 활성영역(11)이 한정된다. 상기 활성영역(11)을 게이트(30)가 가로지른다. 상기 게이트(30)에 인접한 활성영역(11)의 한 쪽은 소오스 영역(13)이고, 다른 한 쪽은 드레인 영역(15)이다. 또한, 상기 게이트(30)와 중첩된 활성영역은 채널 영역(17)이다.
도 2 및 도 3은 각각 도 1의 절단선 Ⅰ-Ⅰ 및 절단선 Ⅱ-Ⅱ을 따라 취해진 종래 기술에 따른 모스 트렌지스터의 구조를 설명하기 위한 단면도들이다.
도 2를 참고하면, 소자분리막에 의해 활성영역(13, 15, 17)이 한정된 반도체 기판(10)에 리세스된 게이트(30)가 위치한다. 상기 리세스된 게이트(30)에 인접한 상기 활성영역은 소오스(13)와 드레인(15)영역이고, 상기 리세스된 게이트(30) 하부의 활성영역은 채널 영역(17)이다. 상기 리세스된 게이트(30)와 상기 채널 영역(17) 사이에는 게이트 절연막(20)이 개재된다. 상기 리세스된 게이트(30)로 인해 상기 소오스(13)와 드레인(15)간 길이 즉, 채널 길이(a)를 길게 할 수 있다.
도 3을 참고하면, 반도체 기판(10)에 위치한 트렌치 소자분리막들(11a)에 의해 활성영역이 한정된다. 상기 활성영역은 상기 소자분리막들(11a) 사이에 위치하며 채널 영역(17)에 해당한다. 상기 채널 영역(17)의 앞과 뒤에는 각각 소오스(도 1의 13)와 드레인(도 1의 15)이 위치하며, 상기 채널 영역(17)에는 리세스된 게이트(30)가 위치한다. 상기 리세스된 게이트(30)는 상기 기판(10) 하부를 향해 그 폭이 줄어드는 형상을 갖는다. 상기 트렌치 소자분리막들(11a)도 상기 기판(10) 하부를 향해 그 폭이 줄어드는 형상 즉, 상기 트렌치 소자분리막들(11a)의 측벽은 정경사(positive slope)를 갖는다. 따라서, 상기 리세스된 게이트(30)와 상기 트렌치 소자분리막들(11a) 사이 즉, 채널 영역(17)에는 뾰족한 팁(17a)이 남게된다. 도 1을 참조하면, 상기 뾰족한 팁(17a)은 소오스(13)와 드레인(17) 사이의 채널 영역(17)과 트렌치 소자분리막(11a)의 경계를 따라 형성된다. 따라서, 상기 뾰족한 팁(17a)에는 상기 소오스(도 1의 13)와 상기 드레인(도 1의 15)간 채널이 형성될 수 있다. 이는 채널이 상기 리세스된 게이트(30) 하부에만 형성되지 않고, 더 짧은 통로인 상기 뾰족한 팁(17a)에 형성됨으로써, 채널 길이 감소를 가져온다. 이로써, 리세스된 게이트(30)를 적용하면서도 쇼트 채널 효과를 효과적으로 억제하지 못하게 되는 결과를 가져올 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 해결하기 위한 것으로, 리세스된 게이트를 갖는 모스 트렌지스터의 채널길이 감소를 억제하는 모스 트렌지스터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 종래기술의 문제점을 해결하기 위한 것으로, 리세스된 게이트를 갖는 모스 트렌지스터의 채널길이 감소를 억제하는 모스 트렌지스터의 제조방법을 제공함에 있다.
상기 첫 번째 기술적 과제를 이루기 위하여 본 발명은 모스 트랜지스터를 제공한다. 상기 모스 트랜지스터는 반도체 기판과 상기 기판에 위치하여 활성영역을 한정하는 트렌치 소자분리막을 포함한다. 상기 트렌치 소자분리막은 적어도 하부 측벽이 역경사(negative slope)를 갖는다. 상기 활성영역의 소정영역에 리세스된 게이트가 위치하되, 상기 리세스된 게이트의 바닥면은 상기 트렌치 소자분리막의 역경사진 측벽과 접한다.
상기 트렌치 소자분리막은 상기 하부 측벽을 포함한 측벽 전체가 역경사를 가질 수 있다.
이와는 달리, 상기 트렌치 소자분리막은 상기 하부 측벽을 제외한 측벽 즉, 상부 측벽이 정경사(positive slope)를 가질 수 있다.
상기 트렌치 소자분리막은 HDP-CVD 절연막인 것이 바람직하다.
상기 리세스된 게이트와 상기 활성영역 사이에 게이트 절연막이 개재되는 것이 바람직하다.
상기 리세스된 게이트는 폴리실리콘일 수 있다.
상기 두 번째 기술적 과제를 이루기 위하여 본 발명은 모스 트랜지스터의 제조방법을 제공한다. 상기 제조방법은 반도체 기판을 제공하고, 상기 기판의 소정영역에 활성영역을 한정하는 소자분리 트렌치를 형성하는 것을 포함한다. 상기 소자분리 트렌치는 적어도 하부 측벽이 역경사를 갖도록 형성한다. 상기 소자분리 트렌치를 절연막으로 채우고, 상기 절연막으로 채워진 소자분리 트렌치를 갖는 반도체 기판을 CMP를 사용하여 연마함으로써, 트렌치 소자분리막을 형성한다. 상기 활성영역의 소정영역에 리세스된 게이트를 형성하되, 상기 리세스된 게이트의 바닥면은 상기 트렌치 소자분리막의 역경사진 하부 측벽과 접하도록 형성한다.
상기 소자분리 트렌치를 형성함에 있어서, 상기 하부 측벽을 포함한 측벽 전체가 역경사를 갖도록 형성할 수 있다.
이와는 달리, 상기 소자분리 트렌치를 형성함에 있어서, 상기 하부 측벽을 제외한 측벽 즉, 상부 측벽은 정경사를 갖도록 형성할 수 있다.
상기 소자분리 트렌치를 형성함에 있어서, 상기 측벽이 역경사를 갖도록 형성하는 것은 역경사 식각을 사용하여 실시하는 것이 바람직하다.
상기 역경사 식각은 건식식각 또는 습식식각으로 수행할 수 있다.
상기 건식식각은 NF3와 SF6를 포함하는 기판 식각기체를 사용하여 수행하는 것이 바람직하다.
상기 소자분리 트렌치를 절연막으로 채우기 전에, 상기 소자분리 트렌치 내부에 라이너를 형성하는 것이 바람직하다.
상기 소자분리 트렌치를 절연막으로 채우는 것은 상기 소자분리 트렌치를 제 1 절연막으로 일부 채우고, 상기 제 1 절연막을 에치백하여 적어도 상기 소자분리 트렌치의 역경사진 하부 측벽 상에 절연막 스페이서를 형성하고, 상기 절연막 스페이서가 형성된 소자분리 트렌치를 완전히 채우는 제 2 절연막을 형성하는 것을 포함한다.
상기 제 1 절연막은 HDP-CVD 절연막으로 형성하는 것이 바람직하다. 상기 제 2 절연막은 HDP-CVD 절연막으로 형성하는 것이 바람직하다.
상기 제 1 절연막을 에치백하는 것은 RIE 식각을 사용하여 수행하는 것이 바람직하다.
상기 절연막 스페이서를 형성하는 것은 적어도 상기 역경사진 하부측벽을 덮도록 형성하는 것이 바람직하다.
상기 리세스된 게이트를 형성하는 것은 상기 활성영역의 소정영역에 채널 트렌치를 형성하되, 상기 채널 트렌치의 바닥면은 상기 트렌치 소자분리막의 역경사진 하부 측벽과 접하도록 형성하는 것을 포함한다. 상기 채널 트렌치를 포함한 상기 활성영역에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 도전막을 형성하되 상기 채널 트렌치를 채우도록 형성하고, 상기 게이트 도전막을 패터닝한다.
상기 게이트 절연막을 형성하기 전에 상기 채널 트렌치 내에 채널 이온주입을 실시하는 것을 더욱 포함하는 것이 바람직하다.
상기 게이트 도전막은 폴리실리콘으로 형성할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참고하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 4는 리세스된 게이트를 갖는 모스 트렌지스터가 적용된 일반적인 디램 셀 어레이 영역의 일부를 나타낸 평면도이다.
도 4를 참고하면, 반도체 기판에 위치한 소자분리막에 의해 활성영역(300)이 한정된다. 상기 활성영역(300)을 워드라인(700)이 가로지른다. 상기 워드라인(700)에 인접한 상기 활성영역(300)의 한 쪽은 소오스 영역(380)이고, 다른 한 쪽은 드레인 영역(370)이다. 또한 상기 워드라인(700)과 중첩되는 활성영역(300)은 채널 영역(390)이다. 상기 채널 영역(390)은 반도체 기판으로 리세스되어 있고, 상기 리세스된 채널 영역(390)에는 상기 워드라인(700)의 일부인 리세스된 게이트(750)가 위치한다.
도 5a 내지 도 5f는 도 4의 I-I을 따라 취해진 본 발명의 제 1 실시예에 따른 모스 트렌지스터의 제조방법을 공정단계별로 설명하기 위한 단면도들이다.
도 5a를 참고하면, 반도체 기판(100) 상에 패드 산화막(210), 연마 저지막(230)과 산화막(250)이 차례로 적층된 하드 마스크 패턴들(200)을 형성함으로써, 상기 기판(100)을 노출시킨다.
상기 패드 산화막(210)은 상기 연마 저지막(230)이 상기 기판(100) 상에 형성될 때, 상기 기판(100)에 가해지는 스트레스를 완화시키는 버퍼막의 역할을 한다. 상기 패드 산화막(210)은 열산화막으로 형성할 수 있으며, 20 내지 200Å의 두께로 형성한다. 상기 연마저지막(230)은 후속하는 화학적 기계적 연마공정(chemical mechanical polishing; CMP)에서의 연마에 대한 저지막으로서 실리콘 질화막인 것이 바람직하다. 상기 연마저지막(230)은 수백 내지 1000Å의 두께로 형성한다. 상기 산화막(250)은 상기 산화막(250)을 포함하는 하드 마스크 패턴(200)이 균일한 패턴 폭을 가지도록 하기 위해 형성되는 막이다. 상기 산화막(250)은 생략될 수도 있다.
도 5b를 참고하면, 상기 노출된 기판(100)을 식각하여 소자분리 트렌치들(105)을 형성하여 활성영역들(106)을 한정한다. 상기 활성영역들(106)은 도 4의 채널 영역들(도 4의 390)에 해당한다. 상기 소자분리 트렌치들(105)은 적어도 하부 측벽이 역경사(negative slope)를 갖도록 형성한다. 따라서, 상기 소자분리 트렌치들의 측벽(105a) 전체가 역경사를 갖도록 형성할 수 있다. 본 명세서에서 소자분리 트렌치들의 측벽이 역경사를 갖는다는 것은 상기 측벽으로 둘러싸진 소자분리 트렌치의 폭이 기판 하부를 향해 늘어나는 것을 말한다.
상기 소자분리 트렌치들(105)을 형성함에 있어서, 측벽(105a)이 역경사를 갖도록 형성하는 것은 역경사 식각을 사용하여 실시하는 것이 바람직하다. 상기 역경사 식각은 건식식각 또는 습식식각으로 수행할 수 있으나, 건식식각으로 수행하는 것이 바람직하다. 상기 건식식각으로 역경사 식각을 수행하는 것은 NF3와 SF6를 포함하는 기판 식각기체를 사용하여 수행하는 것이 바람직하다.
도 5c를 참고하면, 상기 소자분리 트렌치들(105)이 형성된 기판(100)을 열처리하여, 상기 소자분리 트렌치들(105)의 바닥들 및 측벽들에 열산화막(미도시)을 형성하는 것이 바람직하다. 상기 열산화막을 형성함으로써, 상기 소자분리 트렌치들(105)을 형성할 때 기판(100)에 가해진 손상을 치유할 수 있다.
상기 열산화막이 형성된 기판 상에 라이너(320)를 형성할 수 있다. 상기 라이너(320)는 상기 열산화막이 형성된 상기 소자분리 트렌치들(105)의 측벽 및 바닥을 덮는다. 상기 라이너(320)는 우수한 내산화성(oxidation-resistant characteristic)을 갖는 물질막으로 예를 들어, 질화막일 수 있다.
상기 라이너(320)가 형성된 상기 소자분리 트렌치들(105)을 일부 채우는 제 1 절연막(330)을 형성하는 것이 바람직하다. 상기 제 1 절연막(330)은 매립특성(gap-fill property)이 우수한 물질막으로 예를 들어, HDP-CVD 절연막으로 형성하는 것이 바람직하다. 더욱 바람직하게는 HDP-CVD 산화막으로 형성한다. 상기 HDP-CVD 산화막은 그 형성과정에 있어, 증착과 스퍼터 식각이 반복적으로 진행됨으로써 매립특성이 우수한 것으로 알려져 있다.
도 5d를 참고하면, 상기 제 1 절연막(330)을 에치백함으로써, 상기 소자분리 트렌치들(105)의 역경사진 측벽(105a) 상에 절연막 스페이서(335)를 형성함과 동시에 상기 소자분리 트렌치들(105)의 바닥면을 노출시킨다. 상기 제 1 절연막(330)을 에치백하는 것은 RIE 식각을 사용하여 수행하는 것이 바람직하다. 또한, 상기 절연막 스페이서(335)는 적어도 상기 역경사진 측벽(105a)을 덮도록 형성하는 것이 바람직하다.
이어서, 상기 절연막 스페이서(335)가 형성된 기판(100) 상에 제 2 절연막(350)을 형성함으로써 상기 소자분리 트렌치들(105)을 완전히 채운다. 상기 제 2 절연막(350) 또한 매립특성이 우수한 물질막으로 예를 들어, HDP-CVD 절연막으로 형성하는 것이 바람직하다. 더욱 바람직하게는 HDP-CVD 산화막으로 형성한다.
일반적으로, 소자분리 트렌치를 형성함에 있어 그 측벽이 정경사를 갖도록 형성한다. 즉, 상기 측벽으로 둘러싸진 소자분리 트렌치의 폭이 기판 하부를 향해 줄어드는 형상으로 형성함으로써, 상기 소자분리 트렌치를 절연막으로 채움에 있어 보이드 발생을 최소화한다. 그러나, 본 실시예에서는 소자분리 트렌치의 측벽 전체가 역경사를 갖도록 소자분리 트렌치들(105)을 형성함으로써, 절연막으로 상기 소자분리 트렌치들(105)을 채움에 있어 보이드 발생 위험이 증가하였다.
따라서, 상술한 바와 같이 상기 소자분리 트렌치(105)의 역경사진 측벽(105a) 상에 상기 절연막 스페이서(335)를 형성함으로써, 상기 소자분리 트렌치들(105)의 상기 절연막 스페이서(335)에 의해 남겨진 개구부의 폭을 상기 기판(100) 하부를 향해 줄어드는 형상으로 만든다. 이로써, 소자분리 트렌치들(105)을 상기 제 2 절연막(350)으로 보이드 없이 채울 수 있다.
도 5e를 참고하면, 상기 제 2 절연막(350)으로 채워진 소자분리 트렌치를 갖는 기판(100)을 화학적 기계적 연마공정(CMP)을 사용하여 연마함으로써, 상기 연마저지막(230)을 노출시킨다. 이어서, 상기 노출된 연마저지막(230) 및 그 하부의 패드 절연막(210)을 제거함으로써 트렌치 소자분리막들(370)을 형성한다.
이어서, 상기 트렌치 소자분리막들(370)이 형성된 기판(100) 상에 포토레지스트 패턴(400)을 형성함으로써, 상기 기판의 활성영역 즉, 채널 영역들(106)을 노출시킨다. 상기 노출된 채널 영역들(106)을 상기 포토레지스트 패턴을 식각마스크로 하여 식각함으로써 채널 트렌치들(600)을 형성하되, 상기 채널 트렌치들(600)의 바닥면은 상기 트렌치 소자분리막의 역경사진 측벽(105a)과 접하도록 형성한다. 상기 채널 트렌치(600)를 형성하는 것은 DPS(de-coupled plasma source)를 사용하여 형성하는 것이 바람직하다.
이어서, 상기 채널 트렌치(600)내에 채널 이온주입을 실시한다. 상기 채널 이온주입은 문턱전압(threshold voltage)을 조절하기 위함이다.
도 5f를 참고하면, 상기 포토레지스트 패턴(400)을 제거하고, 상기 포토레지스트 패턴(400)이 제거된 기판(100)을 열산화하여 상기 채널 트렌치(600) 내에 게이트 절연막(500)을 형성한다. 상기 게이트절연막(500) 상에 게이트 도전막을 형성하되, 상기 게이트 도전막은 상기 채널 트렌치(600)를 채우도록 형성한다. 상기 게이트 도전막은 폴리 실리콘일 수 있다. 상기 게이트 도전막을 패터닝함으로써 리세스된 게이트(750)를 형성한다. 상기 리세스된 게이트(750)는 상기 트렌치 소자분리막들(370) 상에도 연장되어 워드라인(700)을 형성한다.
이어서, 상기 채널 영역(106)의 앞과 뒤에 각각 위치하는 소오스(도 4의 380)와 드레인 영역(도 4의 370)에 이온주입을 실시함으로써 모스 트랜지스터의 형성을 완성한다.
도 6a 내지 도 6c는 도 4의 I-I을 따라 취해진 본 발명의 제 2 실시예에 따른 모스 트렌지스터의 제조방법을 공정단계별로 설명하기 위한 단면도들이다. 상기 제 2 실시예에 따른 모스 트랜지스터의 제조방법은 후술하는 것을 제외하고는 상술한 제 1 실시예에 따른 모스 트랜지스터 제조방법과 동일하다.
도 6a를 참조하면, 반도체 기판(100) 상에 형성된 하드 마스크 패턴들(200)을 마스크로 하여 상기 기판(100)을 식각함으로써, 소자분리 트렌치들(107)을 형성함과 동시에 활성영역(108)을 한정한다. 상기 하드 마스크 패턴들(200)은 패드 산화막(210), 연마 저지막(230)과 산화막(250)이 차례로 적층된 구조를 갖는다. 상기 소자분리 트렌치들(107)은 적어도 하부 측벽이 역경사를 갖도록 형성한다. 따라서, 상기 소자분리 트렌치(107)들을 형성함에 있어서, 상부 측벽(107a)은 정경사를 갖도록 형성하고, 나머지 하부 측벽(107b)은 역경사를 갖도록 형성한다. 상기 하부 측벽(107b)이 역경사를 갖도록 형성하는 것은 상술한 바와 같이 역경사 식각을 사용하여 실시하는 것이 바람직하다.
도 6b를 참조하면, 상기 소자분리 트렌치들(107)이 형성된 기판(100)을 열처리하여, 상기 소자분리 트렌치들(107)의 바닥들 및 측벽들에 열산화막(미도시)을 형성하는 것이 바람직하다. 상기 열산화막이 형성된 기판 상에 라이너(320)를 형성할 수 있다. 이어서, 상기 라이너(320)가 형성된 상기 소자분리 트렌치들(107)을 일부 채우는 제 1 절연막을 형성하고, 상기 제 1 절연막을 에치백하여 적어도 상기 소자분리 트렌치들(107)의 역경사진 하부 측벽(107b) 상에 절연막 스페이서(335)를 형성함과 동시에 상기 소자분리 트렌치들(107)의 바닥면을 노출시킨다. 상기 절연막 스페이서(335)를 형성하는 것은 적어도 상기 역경사진 하부 측벽(107b)을 덮도록 형성하는 것이 바람직하다. 또한, 상기 제 1 절연막을 에치백하는 것은 RIE식각을 사용하여 수행하는 것이 바람직하다.
이어서, 상기 절연막 스페이서(335)가 형성된 기판(100) 상에 제 2 절연막(350)을 형성함으로써 상기 소자분리 트렌치들(107)을 완전히 채운다.
상기 소자분리 트렌치(107)의 역경사진 하부 측벽(107b) 상에 상기 절연막 스페이서(335)를 형성함으로써, 상기 소자분리 트렌치들(107)의 상기 절연막 스페이서(335)에 의해 남겨진 개구부의 폭을 상기 기판(100) 하부를 향해 줄어드는 형상으로 만든다. 이로써, 하부 측벽(107b)이 역경사를 갖도록 소자분리 트렌치들(107)을 형성함에 따른 보이드 발생 위험을 줄여, 상기 소자분리 트렌치들(107)을 제 2 절연막(350)으로 보이드 없이 채울 수 있다.
도 6c를 참조하면, 상기 제 2 절연막(350)으로 채워진 소자분리 트렌치를 갖는 기판(100) 화학적 기계적 연마공정(CMP)을 사용하여 연마함으로써, 상기 연마저지막(230)을 노출시킨다. 이어서, 상기 노출된 연마저지막(230) 및 그 하부의 패드 절연막(210)을 제거함으로써 트렌치 소자분리막들(370)을 형성한다.
상기 트렌치 소자분리막들(370)이 형성된 기판(100)의 소정 활성영역에 채널 트렌치들을 형성한다. 상기 채널 트렌치는 그 바닥면이 상기 트렌치 소자분리막의 역경사진 하부 측벽과 접하도록 형성한다. 일반적으로 채널 트렌치의 깊이는 반도체 소자에 따라 정해져 있으므로, 상기 트렌치 소자분리막을 형성함에 있어서, 상기 역경사진 하부 측벽의 형성 위치를 조절함으로써 상기 채널 트렌치의 바닥면이 상기 트렌치 소자분리막의 역경사진 하부 측벽 상에 위치하도록 할 수 있다. 상기 채널 트렌치를 형성하는 것은 DPS(de-coupled plasma source)를 사용하여 형성하는 것이 바람직하다.
상기 채널 트렌치(600) 내에 게이트 절연막(500)을 형성하고, 상기 게이트절연막(500) 상에 게이트 도전막을 형성하되, 상기 게이트 도전막은 상기 채널 트렌치(600)를 채우도록 형성한다.상기 게이트 도전막을 패터닝함으로써 리세스된 게이트(750)를 형성한다. 상기 리세스된 게이트(750)은 상기 트렌치 소자분리막들(370) 상에도 연장되어 워드라인(700)을 형성한다.
상술한 바와 같이, 상기 소자분리 트렌치(도 5b의 105, 도 6a의 107)를 형성함에 있어, 적어도 하부 측벽(도 5b의 105a, 도 6a의 107b)이 역경사를 갖도록 형성하고 상기 리세스된 게이트(750)의 바닥면을 상기 역경사진 측벽(도 5b의 105a, 도 6a의 107b)과 접하도록 형성함으로써, 상기 리세스된 게이트(750)와 트렌치 소자분리막(370) 사이에는 뾰족한 팁(도 3의 17a 참고)이 생기지 않게 된다. 따라서, 상기 리세스된 게이트(750) 하부에만 채널이 형성되게 되어 채널 길이가 증가되는 결과를 가져온다. 따라서, 상기 모스 트랜지스터의 문턱전압(threshold voltage)의 급속저하(rolling off)나 펀치쓰루(punchthrough)와 같은 쇼트 채널 효과를 억제할 수 있다.
상술한 바와 같이 본 발명에 따르면, 리세스된 게이트를 갖는 모스 트렌지스터에 있어서 소자분리 트렌치를 역트렌치 형상으로 형성함으로써, 문턱전압(threshold voltage)의 급속저하(rolling off)나 펀치쓰루(punchthrough)와 같은 쇼트 채널 효과를 억제할 수 있다.
도 1 은 리세스된 게이트를 갖는 일반적인 모스 트렌지스터를 나타낸 평면도이다.
도 2는 도 1의 절단선 Ⅰ-Ⅰ을 따라 취해진 종래 기술에 따른 모스 트렌지스터의 구조를 설명하기 위한 단면도이다.
도 3은 도 1의 절단선 Ⅱ-Ⅱ을 따라 취해진 종래 기술에 따른 모스 트렌지스터의 구조를 설명하기 위한 단면도이다.
도 4는 리세스된 게이트를 갖는 모스 트렌지스터가 적용된 일반적인 디램 셀 어레이 영역의 일부를 나타낸 평면도이다.
도 5a 내지 도 5f는 도 4의 I-I을 따라 취해진 본 발명의 제 1 실시예에 따른 모스 트렌지스터의 제조방법을 공정단계별로 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 도 4의 I-I을 따라 취해진 본 발명의 제 2 실시예에 따른 모스 트렌지스터의 제조방법을 공정단계별로 설명하기 위한 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
105, 107 : 소자분리 트렌치 335 ; 절연막 스페이서
370 ; 트렌치 소자분리막 600 : 게이트 트렌치
750 ; 리세스된 게이트

Claims (21)

  1. 반도체 기판;
    상기 기판에 활성영역을 한정하는 트렌치 소자분리막이 위치하되, 상기 트렌치 소자분리막은 적어도 하부 측벽이 역경사(negative slope)를 갖고;
    상기 활성영역의 소정영역에 위치하는 리세스된 게이트를 포함하되, 상기 리세스된 게이트의 바닥면은 상기 트렌치 소자분리막의 역경사진 측벽과 접하는 모스 트렌지스터.
  2. 제 1 항에 있어서,
    상기 트렌치 소자분리막은
    상기 하부 측벽을 포함한 측벽 전체가 역경사를 갖는 모스 트렌지스터.
  3. 제 1 항에 있어서,
    상기 트렌치 소자분리막은
    상기 하부 측벽을 제외한 측벽 즉, 상부 측벽이 정경사(positive slope)를 갖는 모스 트렌지스터.
  4. 제 1 항에 있어서,
    상기 트렌치 소자분리막은 HDP-CVD 절연막인 모스 트렌지스터.
  5. 제 1 항에 있어서,
    상기 리세스된 게이트와 상기 활성영역 사이에 개재된 게이트 절연막을 더욱 포함하는 모스 트랜지스터.
  6. 제 1 항에 있어서,
    상기 리세스된 게이트는 폴리실리콘인 모스 트랜지스터.
  7. 반도체 기판을 제공하고;
    상기 기판의 소정영역에 활성영역을 한정하는 소자분리 트렌치를 형성하되, 상기 소자분리 트렌치는 적어도 하부 측벽이 역경사를 갖도록 형성하고;
    상기 소자분리 트렌치를 절연막으로 채우고;
    상기 절연막으로 채워진 소자분리 트렌치를 갖는 반도체 기판을 CMP를 사용하여 연마함으로써, 트렌치 소자분리막을 형성하고;
    상기 활성영역의 소정영역에 리세스된 게이트를 형성하되, 상기 리세스된 게이트의 바닥면은 상기 트렌치 소자분리막의 역경사진 하부 측벽과 접하도록 형성하는 모스 트렌지스터 제조방법.
  8. 제 7 항에 있어서,
    상기 소자분리 트렌치를 형성함에 있어서,
    상기 하부 측벽을 포함한 측벽 전체가 역경사를 갖도록 형성하는 모스 트렌지스터 제조방법.
  9. 제 7 항에 있어서,
    상기 소자분리 트렌치를 형성함에 있어서,
    상기 하부 측벽을 제외한 측벽 즉, 상부 측벽이 정경사를 갖도록 형성하는 모스 트렌지스터 제조방법.
  10. 제 7 항에 있어서,
    상기 소자분리 트렌치를 형성함에 있어서,
    상기 측벽이 역경사를 갖도록 형성하는 것은 역경사 식각을 사용하여 실시함으로써 형성하는 모스 트렌지스터 제조방법.
  11. 제 10 항에 있어서,
    상기 역경사 식각은 건식식각 또는 습식식각으로 수행하는 모스 트렌지스터 제조방법.
  12. 제 11 항에 있어서,
    상기 건식식각은 NF3와 SF6를 포함하는 기판 식각기체를 사용하여 수행하는 모스 트랜지스터 제조방법.
  13. 제 7 항에 있어서,
    상기 소자분리 트렌치를 절연막으로 채우기 전에,
    상기 소자분리 트렌치 내부에 라이너를 형성하는 것을 더욱 포함하는 모스 트렌지스터 제조방법.
  14. 제 7 항에 있어서,
    상기 소자분리 트렌치를 절연막으로 채우는 것은
    상기 소자분리 트렌치를 제 1 절연막으로 일부 채우고,
    상기 제 1 절연막을 에치백하여 적어도 상기 소자분리 트렌치의 역경사진 하부 측벽 상에 절연막 스페이서를 형성하고,
    상기 절연막 스페이서가 형성된 소자분리 트렌치를 완전히 채우는 제 2 절연막을 형성하는 것을 포함하는 모스 트렌지스터 제조방법.
  15. 제 14 항에 있어서,
    상기 제 1 절연막은 HDP-CVD 절연막으로 형성하는 모스 트렌지스터 제조방법.
  16. 제 14 항에 있어서,
    상기 제 2 절연막은 HDP-CVD 절연막으로 형성하는 모스 트렌지스터 제조방법.
  17. 제 14 항에 있어서,
    상기 제 1 절연막을 에치백하는 것은 RIE 식각을 사용하여 수행하는 모스 트렌지스터 제조방법.
  18. 제 14 항에 있어서,
    상기 절연막 스페이서를 형성하는 것은 적어도 상기 역경사진 하부측벽을 덮도록 형성하는 모스트렌지스터 제조방법.
  19. 제 7 항에 있어서,
    상기 리세스된 게이트를 형성하는 것은
    상기 활성영역의 소정영역에 채널 트렌치를 형성하되, 상기 채널 트렌치의 바닥면은 상기 트렌치 소자분리막의 역경사진 하부 측벽과 접하도록 형성하고;
    상기 채널 트렌치를 포함한 상기 활성영역에 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에 게이트 도전막을 형성하되, 상기 채널 트렌치를 채우도록 형성하고;
    상기 게이트 도전막을 패터닝하는 것을 포함하는 모스 트랜지스터 제조방법.
  20. 제 19 항에 있어서,
    상기 게이트 절연막을 형성하기 전에
    상기 채널 트렌치 내에 채널 이온주입을 실시하는 것을 더욱 포함하는 모스 트렌지스터 제조방법.
  21. 제 19 항에 있어서,
    상기 게이트 도전막은 폴리실리콘으로 형성하는 모스 트렌지스터 제조방법.
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