KR20060070357A - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 공정 시에 LOCOS 공정을 이용한 게이트 형성으로 메모리 소자의 리프레쉬 특성을 저하시키는 식각 손상을 줄이고 공정을 단순화할 수 있는 반도체 메모리 소자 및 그의 제조 방법에 관한 것으로, 그 구조는 제 1 높이를 갖는 제 1 영역과 제 1 높이보다 낮은 제 2 높이를 갖고 제 1 영역에 인접하는 제 2 영역을 갖는 활성 영역; 및 이들 활성 영역을 분리하기 위한 소자 분리 영역; 상기 소자 분리 영역에 형성되는 소자 분리 절연층; 상기 제 1 영역과 제 2 영역에 걸쳐 형성되어 수직 채널 및 수평 채널 구조를 동시에 갖고 형성되는 게이트 전극; 상기 게이트 전극과 인접하는 제 1 영역 및 제 2 영역에 형성되는 소오스/드레인 영역; 상기 소오스/드레인 영역의 어느 하나의 영역에 인접하는 게이트 전극의 하측에 형성되는 셀 포켓 이온 주입 영역을 포함하고 구성된다.
LOCOS, DRAM, 펀치쓰루, 셀 포켓 이온 주입

Description

반도체 메모리 소자 및 그의 제조 방법{Semiconductor memory device and Method for fabricating of the same}
도 1a 내지 도 1f는 본 발명에 따른 반도체 메모리 소자의 제조 공정을 위한 공정 단면도이다.
-- 도면의 주요 부분에 대한 부호의 설명 --
11. 반도체 기판 12. 패드 산화막
13. 패드 질화막 14. 제 1 포토레지스트 패턴
15. 소자 분리 절연층 16. 제 2 포토레지스트 패턴
17. 희생 산화막 18. 셀 포켓 이온 주입 영역
19. 게이트 산화막 20a.20b. 소오스/드레인 영역
21. 게이트 전극
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 LOCOS 공정을 이 용한 게이트 형성으로 메모리 소자의 리프레쉬 특성을 저하시키는 식각 손상을 줄이고 공정을 단순화할 수 있도록한 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
반도체 메모리 소자의 채널 길이가 짧아지면서 소자의 동작 특성에 좋지 않은 영향을 주는 쇼트 채널 효과(Short Channel Effect)가 많이 발생하는데, 이를 개선하기 위한 많은 방법들이 제시되고 있다.
그 중에 하나가 채널 영역의 도핑 프로파일을 변화시켜 쇼트 채널 효과를 개선하는 방법인데, 대표적인 것으로 할로 도핑(Halo Doping)을 이용하는 것과 Pulse-shaped doping을 이용하는 것이 있다.
이하에서 반도체 메모리 소자의 소자 분리 공정 및 그에 따른 액티브 영역의 감소에 따른 채널 길이 감소에 관하여 설명하면 다음과 같다.
반도체 메모리 소자의 집적도를 증가시키기 위하여 수반되는 반도체 메모리 소자의 미세화(shrink down) 현상으로 셀 트랜지스터의 게이트 길이(Gate Length;Lg)가 감소되는 현상이 발생한다.
이와 같은 셀 트랜지스터의 게이트 길이(Lg)의 감소에 따른 부작용으로 문탁 전압(threshold voltage) 감소, 오프 스테이트 누설 전류(off-state leakage) 증가, 펀치 드로우(punch trough) 현상 등의 쇼트 채널 효과(short channel effect;SCE)의 증가 현상이 두드러지게 나타난다.
그리고 이러한 반도체 메모리 소자의 소자 분리 영역을 형성하기 위한 방법 으로 사용되는 반도체 부분 산화(LOCal Oxidation of Silicon;LOCOS) 공정을 적용하는 경우에는 선택적 산화시에 필드 산화막의 에지 부분에서 이상 산화(Bird's beak) 현상이 발생하게 된다.
이러한 이상 산화 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아지게 되어 문턱전압(Threshold voltage)이 증가하게 되므로 셀 트랜지스터의 전기적 특성을 악화시키는 문제점이 발생하게 된다.
이러한 LOCOS 공정의 문제를 해결하기 위하여 적용되는 트렌치 소자 분리(Shallow Trench Isolation;STI) 공정은 이상 산화 현상에 의한 액티브 영역의 감소와 같은 문제를 해결할 수는 있으나, 기판에 식각 손상(etch damage)을 증가시켜 DRAM의 기본 동작인 리프레쉬 특성을 저하시키는 문제가 있다.
그리하여 SCE의 방지를 위해 문탁 전압 보상을 위한 Vth adjust/Pocket implant(Halo)등을 실시하고 있으나, 집적도 증가에 따른 구조적인 한계에 점차 다다르고 있다.
이와 같이 셀 트랜지스터의 채널 길이는 점점 짧아지는 것에 기인하여 소오스 영역 및 드레인 영역 사이에 흐르는 비정상적인 누설 전류가 발생하는데, 트랜지스터의 스위칭 특성을 저하시키므로 동작 속도가 빠른 반도체 메모리 소자를 구현하기 위해서는 반드시 해결하여야 한다.
종래 기술에서는 이와 같이 저하된 트랜지스터의 제조 및 동작 마진을 개선시키기 위한 방안으로 평면적으로 형성되는 게이트 길이 영역(Gate length region)을 수직 형태로 형성하고, 추가적으로 비트 라인 영역에만 포켓 이온 주입을 실시 하는 방법이 사용된다.
그리고 다른 방법의 하나로 셀 트랜지스터의 리프레쉬 열화 특성을 방지하기 위해서, 마스크를 사용하여 스토리지 노드를 제외하고 비트 라인 영역만 이온주입 실시하는 방법이 사용된다.
그러나 이와 같은 종래 기술의 반도체 메모리 소자의 제조 공정은 반도체 메모리 소자의 리프레쉬 특성 저하 문제를 근본적으로 해결하지 못하고, 제조 공정 스텝 수를 증가시켜 공정 제어의 어려움 및 제조 비용의 증가에 의해 양산 적용에 어려움이 있다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 소자의 제조 공정시의 문제를 해결하기 위하여 안출한 것으로, 반도체 소자의 제조 공정시에 LOCOS 공정을 이용한 게이트 형성으로 메모리 소자의 리프레쉬 특성을 저하시키는 식각 손상을 줄이고 공정을 단순화할 수 있는 반도체 메모리 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자는 제 1 높이를 갖는 제 1 영역과 제 1 높이보다 낮은 제 2 높이를 갖고 제 1 영역에 인접하는 제 2 영역을 갖는 활성 영역; 및 이들 활성 영역을 분리하기 위한 소자 분리 영역; 상기 소자 분리 영역에 형성되는 소자 분리 절연층; 상기 제 1 영역과 제 2 영역에 걸쳐 형성되어 수직 채널 및 수평 채널 구조를 동시에 갖고 형성되는 게이트 전극; 상기 게이트 전극과 인접하는 제 1 영역 및 제 2 영역에 형성되는 소오스/드레인 영역; 상기 소오스/드레인 영역의 어느 하나의 영역에 인접하는 게이트 전극의 하측에 형성되는 셀 포켓 이온 주입 영역을 포함하고 구성되는 것을 특징으로 한다.
여기서, 수직 채널 영역은 제 1 영역과 제 2 영역의 계면 단차 부분에 위치하고, 수평 채널 영역은 수직 채널 영역을 사이에 두고 양측의 제 1 영역과 제 2 영역에 위치하는 것을 특징으로 한다.
그리고 다른 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 제 1 영역 및 그에 인접하는 제 2 영역을 포함하는 반도체 기판상에 패드 절연층을 형성하고 선택적으로 1차 패터닝하는 단계;상기 패터닝된 패드 절연층을 이용하여 소자 분리 절연층을 형성하는 단계;상기 패터닝된 패드 절연층을 제 1 영역에만 남도록 다시 2차 패터닝하는 단계;2차 패터닝된 패드 절연층들을 이용하여 제 2 영역에 희생 산화막층을 형성하고 셀 포켓 이온 주입 공정을 진행하는 단계;상기 희생 산화막층을 제거하고 게이트 전극을 형성하는 단계;상기 게이트 전극과 인접하는 제 1 영역 및 제 2 영역에 형성되는 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 희생 산화막층을 제거하는 것에 의해 제 1 영역과 제 2 영역이 단차를 갖고 게이트 전극은 제 1,2 영역에 걸쳐 형성되어 수직 채널 및 수평 채널 구조 를 동시에 갖도록 패터닝되는 것을 특징으로 한다.
그리고 희생 산화막층은 LOCOS 공정으로 형성되는 것이 바람직하다.
본 발명의 다른 목적, 특성 및 잇점들은 이하에서의 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 반도체 메모리 소자 및 그의 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a내지 도 1f는 본 발명에 따른 반도체 메모리 소자의 제조 공정을 위한 공정 단면도이다.
본 발명은 셀 트랜지스터의 채널 영역이 형성되는 수직 영역(vertical region) 형성시에 LOCOS 공정을 이용하는 것에 의해 리프레쉬 특성을 향상시키고 마스크 스텝수를 줄일 수 있도록한 것이다.
이를 위한 본 발명에 따른 반도체 메모리 소자의 구조를 도 1f를 참고하여 설명하면 다음과 같다.
먼저, 제 1 높이를 갖는 제 1 영역과 제 1 높이보다 낮은 제 2 높이를 갖는 제 2 영역을 갖는 활성 영역 및 이들 활성 영역을 분리하기 위한 소자 분리 영역을 갖는 반도체 기판(11)과, 상기 소자 분리 영역에 STI 공정으로 형성되는 소자 분리 절연층(15)과, 반도체 기판의 제 1 영역 및 제 2 영역에 형성되는 소오스/드레인 영역(20a)(20b)과, 제 1 높이를 갖는 제 1 영역과 제 1 높이보다 낮은 제 2 높이를 갖는 제 2 영역에 걸쳐 형성되어 수직 채널 및 수평 채널 구조를 동시에 갖고 형성되는 게이트 전극(21)과, 소오스/드레인 영역(20a)(20b)의 어느 하나의 영역에 인 접하는 게이트 전극(21)의 하측에 형성되는 셀 포켓 이온 주입 영역(18)을 포함하고 구성된다.
여기서, 게이트 전극(21)이 제 1,2 영역에 걸쳐 형성되는 것에 의해 하나의 게이트 전극이 제 1 영역 및 제 2 영역에 수평 채널 영역을 각각 갖고 그 사이의 제 1,2 영역의 단차 부분에 수직 채널 영역을 갖는 구조이다.
이와 같은 구조를 갖는 본 발명에 따른 반도체 메모리 소자의 제조 공정을 설명하면 다음과 같다.
먼저, 도 1a에서와 같이, 반도체 기판(11)상에 STI 공정을 진행하기 위한 패드 산화막(12), 패드 질화막(13)을 증착한다.
여기서, 패드 산화막(12)은 50 ~ 500Å 두께로 형성하고, 패드 질화막(13)은 300 ~ 3000Å의 두께로 형성한다.
그리고 전면에 포토레지스트를 도포하고 선택적으로 감광 및 현상하여 STI 공정으로 소자 분리층을 형성하기 위한 STI 영역만 노출되도록 제 1 포토레지스트 패턴(14)을 형성한다.
이어, 도 1b에서와 같이, 제 1 포토레지스트 패턴(14)을 이용하여 반도체 기판(11)의 STI 영역을 1000 ~ 5000Å 깊이로 식각한다.
그리고 식각 공정에서의 결함 제거 및 STI 프로파일의 개선을 위하여 희생 산화(sacrificial oxidation) 및 STI 표면 산화 공정(STI surface oxidation)을 실시한다.
이어, 3000 ~ 6000Å 두께의 HDP(High Density Plasma) 산화막을 증착하여 상기 STI 영역을 매립하고 CMP(Chemical Mechanical Polishing) 공정으로 HDP 산화막을 평탄화하여 소자 분리 절연층(15)을 형성한다.
그리고 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 제 2 포토레지스트 패턴(16)을 형성한다.
여기서, 제 2 포토레지스트 패턴(16)은 소자 분리 영역의 전체와 소자 분리 영역에 의해 정의된 액티브 영역의 일부가 오픈되도록 패터닝된다.
그리고 제 2 포토레지스트 패턴(16)을 이용하여 노출된 액티브 영역상의 패드 질화막(13)을 제거한다.
이어, 도 1c에서와 같이, 패터닝된 패드 질화막(13a),패드 산화막(12a)을 마스크로 LOCOS 공정을 진행하여 100 ~ 500Å 두께의 희생 산화막(17)을 형성한다.
그리고 도 1d에서와 같이, 희생 산화막(17)을 형성할 때 사용된 패터닝된 패드 질화막(13a)을 H3PO4 용액을 사용하여 제거한다.
이어, 패터닝된 패드 질화막(13a)의 제거 공정으로 노출된 반도체 기판(11)의 액티브 영역의 일부 표면 내에 셀 포켓 이온 주입 공정을 진행한다.
여기서, 셀 포켓 이온 주입 공정은 희생 산화막(17)을 베리어층으로 사용하여 진행하여 셀 포켓 이온 주입 영역(18)을 형성한다.
셀 포켓 이온 주입 공정은 보론 또는 BF2를 사용하여 실시하며, 이온 주입 에너지는 보론을 기준으로 2.4 ~ 13KeV으로 100 ~ 500Å 깊이로 이루어지도록 진행한다.
여기서, 이온 주입 Rp 위치는 LOCOS 공정으로 형성된 희생 산화막(17)의 형성 영역을 고려하여 위치하여야 하고, LOCOS 두께에 따라서 이온 주입 프로파일을 변화시키는 것도 가능하다.
이어, 도 1e에서와 같이, CMP 공정으로 희생 산화막(17)을 소자 분리 절연층(15)과 동일 높이가 되도록 평탄화하여 제거하고 (가) 영역에 펀치 드로우 현상을 방지하고 문턱 전압을 조절하기 위한 이온 주입 공정을 진행한다.
여기서, 희생 산화막(17)의 제거 공정에 의해 활성 영역은 제 1 높이를 갖는 제 1 영역과 제 1 높이보다 낮은 제 2 높이를 갖는 제 2 영역(희생 산화막이 제거된 부분)을 갖게 된다.
그리고 전면에 게이트 산화막(19)을 형성하고 도 1f에서와 같이, 폴리 실리콘, 금속 실리사이드층, 캡 절연층을 적층 형성하고 이들 적층 형성 물질층들을 채널 영역에만 남도록 선택적으로 패터닝하여 게이트 전극(21)을 형성한다.
여기서, 게이트 전극은 제 1 높이를 갖는 제 1 영역과 제 1 높이보다 낮은 제 2 높이를 갖는 제 2 영역에 걸쳐 형성되어 수직 채널 및 수평 채널 구조를 동시에 갖는다.
그리고 상기 게이트 전극(21)을 마스크로 하여 소오스/드레인 이온 주입 공정을 진행하여 일측은 제 1 영역, 타측은 제 2 영역에 위치하는 소오스/드레인 영역(20a)(20b)을 형성한다.
여기서, 소오스/드레인 영역(20a)(20b)의 어느 하나의 영역에 인접하는 게이트 전극(21)의 하측에는 셀 포켓 이온 주입 영역(18)이 위치한다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 제조 공정 진행시에 셀 포켓 이온 주입 공정을 제 2 포토레지스트 패턴(16)을 형성하기 위한 현상 공정 이전에 실시하는 것도 가능하다.
이는 이온 주입 프로파일을 조절하여 LOCOS 공정으로 형성되는 희생 산화막(17) 형성시에 반도체 기판(11)의 활성 영역에서 이온 주입 영역을 선택적으로 제거할 수 있는 것을 이용하는 것이다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 제조 방법은 셀 트랜지스터의 채널 영역이 형성되는 수직 영역(vertical region) 형성시에 LOCOS 공정을 이용하는 것에 의해 리프레쉬 특성을 향상시키고 마스크 스텝수를 줄일 수 있도록한 것으로, 메모리, 마이크로 프로세스, 로직 제품의 제조 공정에 적용될 수 있음은 당연하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 본 발명에 따른 반도체 메모리 소자 및 그의 제조 방법은 다음과 같은 효과가 있다.
첫째, 수직 채널 구조의 게이트 형성시에 LOCOS 공정을 이용하므로 기판 식 각 공정을 스킵 할 수 있어 식각 손상을 줄일 수 있다.
이는 반도체 메모리 소자의 리프레쉬 특성을 향상시키는 효과를 갖는다.
둘째, 셀 트랜지스터의 포켓 이온 주입 영역 형성시에 별도의 마스크 형성 공정 없이 이온 주입 공정을 진행하므로 공정을 단순화하는 효과가 있다.

Claims (9)

  1. 제 1 높이를 갖는 제 1 영역과 제 1 높이보다 낮은 제 2 높이를 갖고 제 1 영역에 인접하는 제 2 영역을 갖는 활성 영역; 및 이들 활성 영역을 분리하기 위한 소자 분리 영역;
    상기 소자 분리 영역에 형성되는 소자 분리 절연층;
    상기 제 1 영역과 제 2 영역에 걸쳐 형성되어 수직 채널 및 수평 채널 구조를 동시에 갖는 게이트 전극;
    상기 게이트 전극과 인접하는 제 1 영역 및 제 2 영역에 형성되는 소오스/드레인 영역;
    상기 소오스/드레인 영역의 어느 하나의 영역에 인접하는 게이트 전극의 하측에 형성되는 셀 포켓 이온 주입 영역을 포함하고 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 수직 채널 영역은 제 1 영역과 제 2 영역의 계면 단차 부분에 위치하고, 수평 채널 영역은 수직 채널 영역을 사이에 두고 양측의 제 1 영역과 제 2 영역에 위치하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1 영역 및 그에 인접하는 제 2 영역을 포함하는 반도체 기판상에 패드 절연층을 형성하고 선택적으로 1차 패터닝하는 단계;
    상기 패터닝된 패드 절연층을 이용하여 소자 분리 절연층을 형성하는 단계;
    상기 패드 절연층을 제 1 영역에만 남도록 다시 2차 패터닝하는 단계;
    2차 패터닝된 패드 절연층들을 이용하여 제 2 영역에 희생 산화막층을 형성하고 셀 포켓 이온 주입 공정을 진행하는 단계;
    상기 희생 산화막층을 제거하고 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 인접하는 제 1 영역 및 제 2 영역에 형성되는 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서, 희생 산화막층을 제거하는 것에 의해 제 1 영역과 제 2 영역이 단차를 갖고 게이트 전극은 제 1,2 영역에 걸쳐 형성되어 수직 채널 및 수평 채널 구조를 동시에 갖도록 패터닝되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서, 희생 산화막층은 LOCOS 공정으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서, 희생 산화막층을 100 ~ 500Å 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 제 3 항에 있어서, 셀 포켓 이온 주입 공정을 패드 절연층의 2차 패터닝 이전에 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제 3 항에 있어서, 셀 포켓 이온 주입 공정을 보론 또는 BF2를 사용하고 이온 주입 에너지를 2.4 ~ 13KeV으로 100 ~ 500Å 깊이로 이루어지도록 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  9. 제 3 항에 있어서, 희생 산화막층의 제거시에 소자 분리 절연층과 동일 높이가 되도록 CMP 공정으로 평탄화하여 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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