KR100771813B1 - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 반도체 기판의 일부를 식각하여 제1 액티브를 형성하는 단계와, 상기 제1 액티브와 단차를 갖도록 상기 반도체 기판의 일부를 식각하여 제2 액티브를 형성하는 단계와, 상기 제1 액티브와 제2 액티브 사이가 채워지도록 상기 제1 액티브와 제2 액티브를 포함한 상기 반도체 기판 상부에 절연막을 형성하는 단계와, 상기 제1 액티브 높이보다 낮은 높이를 갖는 상기 제2 액티브 상부에 형성된 상기 절연막을 제거하는 단계로 이루어진다.
플로팅 게이트, 간섭 효과, 액티브 영역, ASA-STI, 문턱 전압

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 도전막 106 : 트렌치
108 : PSZ 물질 110 : 소자분리막
112 : 유전체막 114 : 제2 도전막
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 셀(cell) 간의 간섭(interference) 현상을 개선하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
현재 플래시 메모리(flash memory) 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트간 거리가 좁아져서 간섭 효과가 점점 더 문제시되고 있다. 특히, 개선된 자기 정렬-STI(Advanced Self-Align Shallow Trench Isolation)를 적용한 일반적인 낸드 플래시 메모리 소자에서 멀티-레벨-셀(Multi-Level-Cell; MLC) 개발을 위해서는 플로팅 게이트 간의 간섭 전하를 감소시켜야 한다.
본 발명은 액티브(active) 영역의 높이를 서로 이웃하는 액티브 영역의 높이와 다르게 단차를 갖도록 형성하여 셀(cell) 간의 간섭(interference) 현상을 개선하기 위한 것입니다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자는, 반도체 기판의 일부를 식각하여 형성된 제1 액티브를 포함한다. 제1 액티브와 단차를 갖도록 형성된 제2 액티브를 포함한다. 제1 액티브 및 제2 액티브 상부에 적층 구조로 형성된 터널 절연막 및 플로팅 게이트용 도전막을 포함한다. 제1 액티브 및 제2 액티브 사이에 형성된 소자 분리막을 포함한다.
상기에서, 제2 액티브 상부에 형성된 플로팅 게이트용 도전막의 표면은 상기 제1 액티브의 표면과 동일한 높이를 갖는다. 제1 액티브 상부에 이븐(even) 비트 라인이 형성되고, 제2 액티브 상부에 오드(odd) 비트 라인이 형성된다. 제1 액티브 상부에 오드 비트 라인이 형성되고, 제2 액티브 상부에 이븐 비트 라인이 형성된다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판의 일부를 식각하여 제1 액티브를 형성한다. 제1 액티브와 단차를 갖도록 반도체 기판의 일부를 식각하여 제2 액티브를 형성한다. 제1 액티브와 제2 액티브 사이가 채워지도록 제1 액티브와 제2 액티브를 포함한 반도체 기판 상부에 절연막을 형성한다. 제1 액티브 높이보다 낮은 높이를 갖는 제2 액티브 상부에 형성된 절연막을 제거한다.
상기에서, 제1 액티브와 제2 액티브를 형성하기 전에, 반도체 기판 상부에 터널 절연막 및 도전막을 형성한다. 터널 절연막은 산화막으로 형성한다. 도전막은 폴리실리콘막으로 형성한다. 제1 액티브와 제2 액티브 사이의 단차는 10Å 내지 2000Å이다. 반도체 기판 상부에 도전막을 형성할 경우, 제2 액티브 상부에 형성된 도전막의 표면은 제1 액티브의 표면과 동일한 높이를 갖도록 한다.
절연막을 형성하기 전에, 제1 액티브와 제2 액티브 내에 이온 주입 공정을 실시한다. 제1 액티브와 제2 액티브 내에 PSZ(polysilazane) 물질을 형성한다. 이온 주입 공정은 B11 또는 BF를 도펀트로 이용하여 10K 내지 50K의 이온 주입 에너지와 1.0E11ion/cm2 내지 1.0E14ion/cm2의 도즈량으로 실시한다.
절연막 제거 공정시 제2 액티브 상부에 절연막이 일부 잔류하도록 한다. 제1 액티브 상부에 잔류하는 절연막의 두께와 제2 액티브 영역 상부에 잔류하는 절연막 두께가 동일하게 유지되도록 한다. 반도체 기판 상부에 도전막을 형성할 경우, 도전막 측면이 일부 제거되도록 클리닝 공정을 실시한다. 도전막의 측면은 1Å 내지 10Å 두께로 제거된다. 클리닝 공정으로 도전막의 폭이 감소한다.
플래시 메모리 소자가 70nm이하로 축소화되어감에 따라 자기 정렬 STI(Self Align Shallow Trench Isolation; SA-STI) 구조에서 소자 분리막 형성 공정을 용이하게 하고, 공정 마진을 확보하며, 셀(cell) 간의 간섭(interference) 현상을 감소시키기 위해 개선된 자기 정렬 STI(Advanced Self Aligned Shallow Trench Isolation; ASA-STI) 구조를 적용하고 있다. 개선된 자기 정렬 STI(ASA-STI)는 50nm 이하의 소자에서도 공정 흔들림 없이 안정적으로 소자 분리막과 플로팅 게이트를 형성할 수 있다.
그러나, 소자의 고집적화 되어 감에 따라 소자 분리막의 폭이 줄어들게 되고, 이에 따라 서로 이웃하는 플로팅 게이트의 간격이 줄어들게 된다. 이 상태에서 서로 이웃하는 플로팅 게이트가 프로그램되면 캐패시턴스(capacitance) 작용에 의해 문턱 전압(Threshold Voltage; Vt) 쉬프트(shift) 현상이 발생하여 본래의 프로 그램 문턱 전압(Vt)보다 증가하는 간섭 현상이 발생한다. 이러한 현상을 완화하기 위해 플로팅 게이트 사이를 과도 식각(over etch)하여 컨트롤 게이트로 플로팅 게이트와 플로팅 게이트 사이를 가려버리면, 컨트롤 게이트에 바이어스(bias)가 들어가 플로팅 게이트와 플로팅 게이트 간에 캐패시턴스 작용이 억제되어 셀들 간의 간섭 현상이 감소하게 된다.
또한, 주변 셀들 간에 마주보는 면적을 줄이기 위해 플로팅 게이트용 폴리실리콘막의 높이를 낮추는데, 이는 커플링 비(Coupling Ratio; CR)를 감소시켜 셀의 프로그램 문턱 전압(Vt)이 감소하는 문제점이 발생한다.
또한, 게이트 임계 치수(Critical Dimension; CD) 또는 소자 분리막 임계 치수(CD) 감소를 통해 셀 크기를 감소시키는데, 이는 플로팅 게이트 간의 거리를 증가시킨 만큼 플로팅 게이트 간의 캐패시턴스가 감소하므로 간섭 현상이 감소하게 된다.
그러나, 게이트 임계 치수(CD)가 감소하면 턴 온(turn on) 시켜야 할 채널 길이가 감소하여 프로그램 문턱 전압(Vt)이 감소하는 숏 채널 효과(short channel effect)가 발생하고, 액티브(active) 하부 또는 트렌치에 주입된 보론(B)이 액티브 표면 영역에 편석(segregation)되어 문턱 전압(Vt)이 증가하게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 플래시 메모리 소자를 설 명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 액티브 영역의 일부 영역에 제1 트렌치를 형성하기 위해 반도체 기판(100) 상부에 제1 포토레지스트 패턴을 형성한 후 제1 포토레지스트 패턴을 마스크로 반도체 기판(100)을 식각하여 반도체 기판(100)의 액티브 영역에 제1 트렌치를 형성한다. 이때, 반도체 기판(100)의 액티브 영역은 10Å 내지 2000Å의 두께로 식각하여 제1 트렌치를 형성한다. 제1 포토레지스트 패턴을 제거한다.
그런 다음, 제1 트렌치를 포함한 반도체 기판(100) 전면에 다른 트랜지스터와 분리된(isolated) 웰(well) 접합을 구현하기 위해 P타입 반도체 기판(100) 내에 TN-웰 이온 주입 공정 및 p-웰 이온 주입 공정을 실시하여 TN-웰 접합 및 p-웰 접합을 형성한다. 이때, 반도체 기판(100) 표면에 얇은 채널 접합을 형성하기 위해 질량이 비교적 큰 BF2를 도펀트로 이용하여 5KeV 내지 50KeV의 이온 주입 에너지와 1E11ion/cm2 내지 1E14ion/cm2의 도즈량으로 이온 주입 공정을 실시한다. 이온 주입시 도펀트의 이온 충돌을 극대화하기 위하여 3도 내지 45도의 경사(tilted) 이온 주입을 실시한다.
그런 다음, p-타입 도펀트 이온을 이용한 셀 문턱 전압(Threshold Voltage; Vt) 조절용 이온 주입 공정을 실시하여 셀 문턱 전압(Vt) 접합을 형성한다. 이때, 셀 문턱 전압(Vt) 조절용 이온 주입 공정은 질량이 적은 B11를 도펀트로 이용하여 5KeV 내지 50KeV의 이온 주입 에너지와 1E11ion/cm2 내지 1E14ion/cm2의 도즈량으로 이온 주입 공정을 실시한다. 게다가, 셀 문턱 전압(Vt) 조절용 이온 주입 공정시 도펀트의 채널링(channeling)을 억제하기 위하여 1도 내지 50도의 경사 이온 주입 공정을 실시한다.
그런 다음, 제1 트렌치를 포함한 반도체 기판(100) 상부에 터널 절연막(102) 및 플로팅 게이트용 제1 도전막(104)을 형성한다. 이때, 터널 절연막(102)은 산화막으로 형성하고, 제1 도전막(104)은 폴리실리콘막으로 형성한다. 제1 도전막(104) 형성 공정시 제1 트렌치 영역이 형성되지 않는 반도체 기판(100)의 액티브 영역의 표면과 제1 트렌치 영역에 형성된 제1 도전막(104)의 표면이 동일한 높이를 갖도록 한다.
도 1b를 참조하면, 제1 도전막(104) 상부에 제2 포토레지스트 패턴을 형성한 후 제2 포토레지스트 패턴을 마스크로 제1 도전막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 제2 트렌치(106)를 형성한다. 이때, 제2 트렌치(106) 형성 공정시 반도체 기판(100) 내에 제1 트렌치를 갖는 액티브 영역의 높이(A)는 제1 트렌치를 갖지 않는 액티브 영역의 높이(B)보다 낮게 형성된다. 즉, 액티브(active) 영역의 높이를 서로 이웃하는 액티브 영역의 높이와 다르게 단차를 갖도록 형성한다. 제2 포토레지스트 패턴을 제거한다.
그런 다음, 액티브 영역 간에 펀치(punch)가 발생하는 것을 방지하기 위해 제2 트렌치(106) 내에 이온 주입 공정을 실시한다. 이때, 펀치가 발생하는 것을 방지하기 위한 이온 주입 공정은 B11 또는 BF를 도펀트로 이용하여 10K 내지 50K의 이 온 주입 에너지와 1.0E11ion/cm2 내지 1.0E14ion/cm2의 도즈량으로 실시한다.
도 1c를 참조하면, 제2 트렌치(106) 표면에 SOD(Spin on Dielectric) 물질인 PSZ(polysilazane) 물질(108)을 형성한 후 제2 트렌치(106)가 채워지도록 제2 트렌치(106)를 포함한 반도체 기판(100) 상부에 절연막을 형성한다. 이때, 절연막은 HDP(High Density Plasma) 산화막으로 형성한다. CMP(Chemical Mechanical Polishing) 공정을 실시하여 절연막 상부를 평탄화시켜 소자 분리막(110)을 형성한다.
그런 다음, 낮은 높이를 갖는 액티브 영역(A) 상부에 형성된 제1 도전막(104) 상부가 노출되도록 절연막 상부에 제3 포토레지스트 패턴을 형성한다. 낮은 높이를 갖는 액티브 영역(A) 상부에 형성된 제1 도전막(104) 상부에 절연막이 일부 잔류하도록 제3 포토레지스트 패턴을 마스크로 절연막을 식각한다. 이때, 절연막 식각 공정시 높은 높이를 갖는 액티브 영역(B) 상부에 잔류하는 절연막 두께와 낮은 높이를 갖는 액티브 영역(A) 상부에 잔류하는 절연막 두께가 동일하게 유지하도록 한다. 제3 포토레지스트 패턴을 제거한다.
도 1d를 참조하면, 사진 및 현상 공정으로 소자 분리막(110) 상부를 일부 제거한 후 프리 클리닝(pre cleaning) 공정을 실시하여 제1 도전막(104) 측면을 일부 제거한다. 이때, 제1 도전막(104)의 측면은 1Å 내지 10Å 두께로 제거된다. 제1 도전막(104) 측면을 일부 제거함으로써 제1 도전막(104)의 폭을 감소시킨다.
도 1e를 참조하면, 소자 분리막(110)을 포함한 반도체 기판(100) 상부에 유 전체막(112) 및 컨트롤 게이트용 제2 도전막(114)을 형성한다. 이때, 제2 도전막(116)은 폴리실리콘막으로 형성한다.
상기와 같이, 액티브 영역의 높이를 서로 이웃하는 액티브 영역의 높이와 다르게 단차(A 및 B)를 갖도록 형성함으로써 서로 이웃하는 플로팅 게이트의 간격이 멀어지게 되어 서로 이웃하는 셀 간의 간섭 현상을 개선할 수 있다.
또한, 서로 이웃하는 액티브의 높이가 다름(A 및 B)으로써 컨트롤 게이트로 플로팅 게이트와 플로팅 게이트 사이를 가려버려 컨트롤 게이트에 바이어스가 들어가 플로팅 게이트와 플로팅 게이트 간에 캐패시턴스 작용을 억제하여 셀들 간의 간섭 현상을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 액티브 영역의 높이를 서로 이웃하는 액티브 영역의 높이와 다르게 단차를 갖도록 형성함으로써 서로 이웃하는 플로팅 게이트의 간격이 멀어지게 되어 서로 이웃하는 셀 간의 간섭 현상을 개선할 수 있다.
둘째, 서로 이웃하는 액티브의 높이가 다름으로써 컨트롤 게이트로 플로팅 게이트와 플로팅 게이트 사이를 가려버려 컨트롤 게이트에 바이어스가 들어가 플로팅 게이트와 플로팅 게이트 간에 캐패시턴스 작용을 억제하여 셀들 간의 간섭 현상을 감소시킬 수 있다.
셋째, 기존 공정을 그대로 사용하기 때문에 공정 적용이 용이하다.

Claims (17)

  1. 반도체 기판의 일부를 식각하여 형성된 제1 액티브;
    상기 제1 액티브와 단차를 갖도록 형성된 제2 액티브;
    상기 제1 액티브 및 제2 액티브 상부에 적층 구조로 형성된 터널 절연막 및 플로팅 게이트용 도전막; 및
    상기 제1 액티브 및 제2 액티브 사이에 형성된 소자 분리막을 포함하는 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 제2 액티브 상부에 형성된 상기 플로팅 게이트용 도전막의 표면은 상기 제1 액티브의 표면과 동일한 높이를 갖는 플래시 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 액티브 상부에 이븐(even) 비트 라인이 형성되고, 상기 제2 액티브 상부에 오드(odd) 비트 라인이 형성되는 플래시 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 액티브 상부에 오드 비트 라인이 형성되고, 상기 제2 액티브 상부에 이븐 비트 라인이 형성되는 플래시 메모리 소자.
  5. 반도체 기판의 일부를 식각하여 제1 액티브를 형성하는 단계;
    상기 제1 액티브와 단차를 갖도록 상기 반도체 기판의 일부를 식각하여 제2 액티브를 형성하는 단계;
    상기 제1 액티브와 제2 액티브 사이가 채워지도록 상기 제1 액티브와 제2 액티브를 포함한 상기 반도체 기판 상부에 절연막을 형성하는 단계; 및
    상기 제1 액티브 높이보다 낮은 높이를 갖는 상기 제2 액티브 상부에 형성된 상기 절연막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1 액티브와 제2 액티브를 형성하기 전에,
    상기 반도체 기판 상부에 터널 절연막 및 도전막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  7. 제6항에 있어서,
    상기 터널 절연막은 산화막으로 형성하는 플래시 메모리 소자의 제조방법.
  8. 제6항에 있어서,
    상기 도전막은 폴리실리콘막으로 형성하는 플래시 메모리 소자의 제조방법.
  9. 제5항에 있어서,
    상기 제1 액티브와 제2 액티브 사이의 상기 단차는 10Å 내지 2000Å인 플래시 메모리 소자의 제조방법.
  10. 제6항에 있어서,
    상기 반도체 기판 상부에 상기 도전막을 형성할 경우,
    상기 제2 액티브 상부에 형성된 상기 도전막의 표면은 상기 제1 액티브의 표면과 동일한 높이를 갖도록 하는 플래시 메모리 소자의 제조방법.
  11. 제5항에 있어서,
    상기 절연막을 형성하기 전에,
    상기 제1 액티브와 제2 액티브 내에 이온 주입 공정을 실시하는 단계; 및
    상기 제1 액티브와 제2 액티브 내에 PSZ(polysilazane) 물질을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  12. 제11항에 있어서,
    상기 이온 주입 공정은 B11 또는 BF를 도펀트로 이용하여 10K 내지 50K의 이온 주입 에너지와 1.0E11ion/cm2 내지 1.0E14ion/cm2의 도즈량으로 실시하는 플래시 메모리 소자의 제조방법.
  13. 제5항에 있어서,
    상기 절연막 제거 공정시 상기 제2 액티브 상부에 상기 절연막이 일부 잔류하도록 하는 플래시 메모리 소자의 제조방법.
  14. 제13항에 있어서,
    상기 제1 액티브 상부에 잔류하는 상기 절연막의 두께와 상기 제2 액티브 영역 상부에 잔류하는 상기 절연막 두께가 동일하게 유지되도록 하는 플래시 메모리 소자의 제조방법.
  15. 제6항에 있어서,
    상기 반도체 기판 상부에 상기 도전막을 형성할 경우,
    상기 도전막 측면이 일부 제거되도록 클리닝 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  16. 제15항에 있어서,
    상기 도전막의 측면은 1Å 내지 10Å 두께로 제거되는 플래시 메모리 소자의 제조방법.
  17. 제15항에 있어서,
    상기 클리닝 공정으로 상기 도전막의 폭이 감소하는 플래시 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20060035329A (ko) * 2004-10-22 2006-04-26 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
KR20060062554A (ko) * 2004-12-03 2006-06-12 삼성전자주식회사 요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법
KR20060068202A (ko) * 2004-12-16 2006-06-21 주식회사 하이닉스반도체 반도체 소자의 제조방법

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