KR100743656B1 - 모스펫 소자의 제조방법 - Google Patents

모스펫 소자의 제조방법 Download PDF

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Abstract

본 발명은 단채널효과를 방지하여 소자의 리프레쉬 특성을 향상시킴과 아울러 인접 게이트의 전압 상태에 따른 문턱전압의 변동을 최소화 할 수 있는 모스펫 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 게이트 형성 영역을 노출시키는 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각마스크로 이용해서 노출된 기판의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계와, 상기 제1홈을 포함한 기판 전면 상에 균일한 두께로 베리어막을 형성하는 단계와, 상기 제1홈 주위의 기판 표면 내에 1차 저농도 이온주입을 수행하는 단계와, 상기 1차 저농도 이온주입이 형성된 기판 결과물 상에 드레인 형성 영역 및 이에 인접한 제1홈의 일부분을 가리는 마스크패턴을 형성하는 단계와, 상기 마스크패턴에 의해 가려지지 않은 베리어막 부분을 식각하여 제1홈 저면의 일부분을 노출시키는 단계와, 상기 마스크패턴을 식각마스크로 이용해서 노출된 제1홈의 저면 부분을 식각하여 상기 제1홈의 저면이 단차지도록 하는 제2홈을 형성하는 단계; 상기 마스크패턴 및 베리어막을 제거하는 단계와, 상기 제1 및 제2홈 상에 게이트를 형성하는 단계와, 상기 하드마스크 패턴을 제거하는 단계와, 상기 게이트 양측벽에 제1스페이서를 형성하는 단계와, 상기 제1스페이서가 형성된 게이트 양측의 기판 표면 내에 2차 저농도 이온주입을 수행하는 단계와, 상기 제1스페이서가 형성된 게이트 양측벽에 제2스페이서를 형성하는 단계 및 상기 제2스페이서가 형성된 기판 결과물에 대해 고농도 이온주입을 수행하여 상기 제2스페이서가 형성된 게 이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

모스펫 소자의 제조방법{Method of manufacturing MOSFET device}
도 1a 및 도 1b는 종래의 기술에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a는 종래의 문제점을 나타낸 도면.
도 3b는 본 발명의 효과를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
21: 반도체기판 22: 패드산화막
23: 패드질화막 24: 하드마스크 패턴
25: 제1홈 26: 베리어막
27: 마스크패턴 28: 제2홈
29: 게이트절연막 30: 게이트 도전막
31: 리세스 게이트 32: 제1스페이서
33: 제2스페이서
본 발명은 모스펫 소자의 제조방법에 관한 것으로, 보다 상세하게는, 문턱전압의 변동 및 리프레쉬 특성을 향상시킬 수 있는 모스펫 소자의 제조방법에 관한 것이다.
최근 개발되고 있는 모스펫(MOSFET) 소자의 디자인 룰이 감소됨에 따라 그에 대응해서 채널 길이도 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 모스펫 소자의 문턱전압(Vt) 타겟을 구현함에 있어서 공정 및 소자적으로 기존의 평면(plannar) 트랜지스터 구조로는 그 한계에 부딪히고 있다. 이에, 모스펫 소자의 단채널효과(short channel effect)를 방지하기 위해서 실리콘기판을 식각하여 홈을 형성한 후, 상기 홈 상에 게이트를 형성시키는 리세스 게이트(recessed gate)를 갖는 모스펫 소자에 대한 연구가 활발하게 진행되고 있다.
여기서, 현재 수행되고 있는 리세스 게이트를 갖는 모스펫 소자의 제조방법을 도 1a 및 도 1b를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 액티브영역 및 필드영역으로 구획된 실리콘 기판(1)에 대해 STI 공정으로 기판의 필드영역 내에 소자분리막(미도시)을 형성한 후, 상기 기판의 액티브영역 부분에 고농도 이온주입을 수행해서 소오스/드레인영역(3)을 형성한다. 이어서, 마스크 공정 및 식각 공정을 통해 상기 액티브영역에 해당하는 기판 부분에 홈(4)을 형성한다.
도 1b를 참조하면, 상기 홈(4)을 포함한 기판 전면 상에 게이트산화막(5)을 형성한 후, 상기 홈(4)을 매립하도록 상기 게이트산화막(5) 상에 폴리실리콘막(6) 을 증착한다. 그런다음, 상기 폴리실리콘막(6) 상에 드레인 영역(비트라인 형성 영역)을 노출시키는 감광막 패턴(미도시)을 형성하고 나서, 비대칭 접합(Asymmetry Junction)의 특성을 갖도록 하기 위하여, 상기 노출된 기판 표면 내에 할로(Halo) 이온주입을 수행한다.
다음으로, 상기 감광막 패턴을 제거한 상태에서, 상기 폴리실리콘막(6)을 CMP한 후, 상기 폴리실리콘막(6) 상에 금속계막(7)과 질화막 계열의 하드마스크막(8)을 차례로 증착한 다음, 이들을 식각하여 리세스 게이트(9)를 형성하여 모스펫 소자의 제조를 완성한다.
그러나, 전술한 바와 같은 종래의 리세스 게이트를 갖는 모스펫 소자의 제조방법은 다음과 같은 문제점이 있다.
먼저, 종래의 리세스 게이트는 실리콘기판을 1회 식각하여 홈을 형성함으로써, 유효채널길이를 확보하는게 되는데, 소자의 크기가 감소함에 따라 충분한 채널길이를 확보하는데 어려움이 따르게 된다.
또한, 종래의 비대칭 접합을 갖는 모스펫 소자는 할로 이온주입을 두꺼운 폴리실리콘막 상에서 수행하게 되는데, 이때, 이온주입 에너지가 매우 크기 때문에 마스크가 오정렬(mis-aligned)이 발생하지 않더라도 상당량의 보론(B)이 스토리지 노드(storage node)와 연결되는 접합 부분까지 침투하게 된다. 이로 인해, 문턱전압(Vt)의 분포 특성이 열화되어 리프레쉬 특성이 열화될 가능성이 매우 크다.
게다가, 종래의 비대칭 접합을 갖는 모스펫 소자는 비트라인과 연결되는 접합영역(드레인 영역)이 스토리지 노드와 연결되는 접합영역(소오스 영역) 보다 얕 게 형성되는데, 이는, 인접 게이트의 전압이 상승하게 되면 소자의 문턱전압이 감소하게 되어 원치 않는 대기 누설전류가 증가하게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 유효채널길이를 확보할 수 있는 모스펫 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 문턱전압의 변동을 최소화하여 리프레쉬 특성을 향상시킬 수 있는 모스펫 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 게이트 형성 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각마스크로 이용해서 노출된 기판의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계; 상기 제1홈을 포함한 기판 전면 상에 균일한 두께로 베리어막을 형성하는 단계; 상기 제1홈 주위의 기판 표면 내에 1차 저농도 이온주입을 수행하는 단계; 상기 1차 저농도 이온주입이 형성된 기판 결과물 상에 드레인 형성 영역 및 이에 인접한 제1홈의 일부분을 가리는 마스크패턴을 형성하는 단계; 상기 마스크패턴에 의해 가려지지 않은 베리어막 부분을 식각하여 제1홈 저면의 일부분을 노출시키는 단계; 상기 마스크패턴을 식각마스크로 이용해서 노출된 제1홈의 저면 부분을 식각하여 상기 제1홈의 저면이 단차지도록 하는 제2홈을 형성하는 단계; 상기 마스크패턴 및 베리어막을 제거하는 단계; 상기 제1 및 제2홈 상에 게이트를 형성하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 상기 게이트 양측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서가 형성된 게이트 양측의 기판 표면 내에 2차 저농도 이온주입을 수행하는 단계; 상기 제1스페이서가 형성된 게이트 양측벽에 제2스페이서를 형성하는 단계; 및 상기 제2스페이서가 형성된 기판 결과물에 대해 고농도 이온주입을 수행하여 상기 제2스페이서가 형성된 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.
여기서, 상기 하드마스크 패턴은 패드산화막과 패드질화막으로 적층된 것을 특징으로 한다.
상기 제1홈은 500∼1000Å의 깊이로 형성하는 것을 특징으로 한다.
상기 베리어막은 N형 불순물이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 한다.
상기 N형 불순물이 도핑된 폴리실리콘막은 500∼1000Å 두께로 형성하는 것을 특징으로 한다.
상기 1차 저농도 이온주입은 P를 사용하면서 1.E18∼1.E19 이온/㎤의 도우즈 및 30∼50ＫeV의 에너지로 수행하는 것을 특징으로 한다.
상기 1차 저농도 이온주입은 각도를 7∼15°로 경사를 주면서 수행하는 것을 특징으로 한다.
상기 제1홈 저면의 일부분을 노출시키는 단계 후, 상기 제1홈의 저면이 단차지도록 하는 제2홈을 형성하는 단계 전, 상기 기판 결과물에 대해 1차 문턱전압 조 절 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제2홈은 1000∼1500Å의 깊이로 형성하는 것을 특징으로 한다.
상기 제1홈과 제2홈은 총 깊이가 1500∼2500Å 되도록 형성하는 것을 특징으로 한다.
상기 제2홈을 형성하는 단계 후, 상기 마스크패턴 및 베리어막을 제거하는 단계 전, 상기 기판 결과물에 대해 2차 문턱전압 조절 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기 2차 저농도 이온주입은 As 또는 Sb를 사용하면서 10∼30ＫeV의 에너지로 수행하는 것을 특징으로 한다.
상기 고농도 이온주입은 P를 사용하면서 50∼90ＫeV의 에너지로 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명은 인접 게이트에 가해진 전압 상태에 따른 트랜지스터의 오프(OFF) 상태에서의 누설전류를 감소시키기 위한 모스펫 소자의 제조방법에 관한 것으로, 인접 게이트간의 거리를 설계도면 보다 크게 형성하며, 또한, LDD 이온주입을 큰 경사각을 주어 수행하여 비트라인과 연결되는 접합영역을 깊게 형성한다.
자세하게, 도 2a 내지 도 2f는 본 발명에 따른 모스펫 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a을 참조하면, 액티브영역을 한정하는 소자분리막(미도시)이 구비된 반도체 기판(21) 상에 50∼150Å 두께로 형성된 패드산화막(22)과 1000∼1500Å 두께로 형성된 패드질화막(23)으로 이루어진 하드마스크막을 형성한 후, 상기 하드마스크막을 식각하여 상기 기판의 게이트 형성 영역을 노출시키는 하드마스크 패턴(24)을 형성한다.
그런다음, 상기 하드마스크 패턴(24)을 식각마스크로 이용해서 노출된 기판의 게이트 형성 영역을 식각하여 500∼1000Å의 깊이를 갖는 제1홈(25)을 형성한다. 다음으로, 상기 제1홈(25)을 포함한 기판 전면 상에 균일한 두께로 베리어막(barrier layer, 26)을 형성한다. 여기서, 상기 베리어막(26)은 N형 불순물이 도핑된 폴리실리콘막으로 500∼1000Å 두께로 형성한다.
이어서, 상기 베리어막(26)을 이온주입 마스크로 이용하여 상기 제1홈(25) 주위의 기판 표면 내에 1차 저농도(Lightly Doped Drain) 이온주입을 수행한다. 이때, 상기 1차 저농도 이온주입은 각도를 7∼15°로 경사를 주면서 P(Phosphorus)를 사용하여 1.E18∼1.E19 이온/㎤의 도우즈 및 30∼50ＫeV의 에너지로 수행한다.
여기서, 상기 1차 저농도 이온주입은 전류구동력 개선 및 인접 게이트간의 영향을 감소하는 역할을 한다.
도 2b를 참조하면, 상기 1차 저농도 이온주입이 형성된 기판 결과물 상에 감광막을 도포한 후, 상기 감광막에 대해 노광 및 현상 공정을 통해 상기 기판의 드 레인 형성 영역 및 이에 인접한 제1홈(25)의 일부분을 가리는 마스크패턴(27)을 형성한다. 그런다음, 상기 마스크패턴(27)에 의해 가려지지 않은 베리어막 부분을 식각하여 제1홈(25) 저면의 일부분을 노출시킨다. 다음으로, 상기 기판 결과물에 대해 1차 문턱전압 조절 이온주입을 수행한다.
도 2c를 참조하면, 상기 마스크패턴(27)을 식각마스크로 이용해서 노출된 제1홈(25)의 저면 부분을 식각하여 상기 제1홈의 저면이 단차지도록 하는 제2홈(28)을 1000∼1500Å의 깊이로 형성한다. 아울러, 상기 제1홈(25)과 제2홈(28)의 총 깊이는 1500∼2500Å 갖도록 한다.
그런다음, 상기 기판 결과물에 대해 2차 문턱전압 조절 이온주입을 수행한 후, 상기 마스크패턴 및 베리어막을 차례로 제거한다.
도 2d를 참조하면, 상기 제1홈(25) 및 제2홈(28)의 전면에 게이트 절연막(29)을 형성한 후, 상기 제1홈(25) 및 제2홈을 매립하도록 기판 전면 상에 게이트 도전막(30)을 증착한다. 그런다음, 상기 게이트 도전막(30)을 하드마스크 패턴(24)이 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 상기 제1홈(25) 및 제2홈(28) 상에 리세스 게이트(31)를 형성하고 나서, 상기 하드마스크 패턴을 제거한다.
도 2e를 참조하면, 상기 게이트(31)를 포함한 기판 전면 상에 제1스페이서용 절연막을 증착한 후, 이를 식각하여 상기 게이트 양측벽에 50∼100Å 두께로 제1스페이서(32)를 형성한다. 그런다음, 상기 제1스페이서(32)가 형성된 게이트 양측(31)의 기판 표면 내에 2차 저농도(LDD)이온주입을 수행한다.
여기서, 상기 2차 저농도 이온주입은 As(Arsenic) 또는 Sb(Antimony)를 사용하면서 10∼30ＫeV의 에너지로 수행한다.
도 2f를 참조하면, 상기 제1스페이서(32)가 형성된 게이트(31)를 포함한 기판 전면 상에 제2스페이서용 절연막을 증착한 후, 이를 식각하여 상기 제1스페이서를 포함한 게이트(31) 양측벽에 100∼300Å 두께로 제2스페이서(33)를 형성한다. 그런다음, 상기 제2스페이서(33)가 형성된 기판 결과물에 대해 고농도 이온주입을 수행하여 상기 제2스페이서가 형성된 게이트(31) 양측의 기판(21) 표면 내에 소오스/드레인영역을 형성한다.
여기서, 상기 고농도 이온주입은 P를 사용하면서 50∼90ＫeV의 에너지로 수행한다.
전술한 바와 같이, 본 발명은 비대칭 접합을 형성하기 위한 보론 할로(Halo) 이온주입을 스킵(skip)하여 보론이 스토리지 노드와 연결되는 접합영역으로 침투하는 것을 방지할 수 있으며, 아울러, 1차 저농도 이온주입은 제1홈의 기저부에 형성함에 따라 후속 비트라인과 연결되는 접합영역이 깊게 형성되어, 인접 게이트의 전계가 비트라인과 연결되는 접합영역으로 차폐됨으로서, 인접 게이트의 전압 상태에 따른 소자의 문턱전압 변동을 최소화 할 수 있다.
그리고, 2차 저농도 이온주입은 소오스/드레인영역을 형성하기 위한 고농도 이온주입시 불순물 농도 변화를 완화시켜 소자의 리프레쉬 특성을 향상시킬 수 있다.
자세하게는, 도 3a는 종래의 모스펫 소자 제조시 할로 이온주입 수행시 인접 게이트의 전압 상태에 의한 문턱전압을 보여주는 것이며, 도 3b는 본 발명에 따른 모스펫 소자 제조시 할로 이온주입 스킵(skip)시 인접 게이트의 전압 상태에 따른 문턱전압을 보여주는 것으로, 종래의 모스펫 소자에 비해 문턱전압 160㎷에서 20㎷로 감소되는 것을 볼 수 있다.
또한, 기판의 게이트 형성 영역에 제1홈을 형성한 후, 상기 제1홈의 저면의 일부분을 식각하여 상기 제1홈의 저면은 단차지면서 상기 제1홈의 저면 부분에 제2홈을 형성함에 따라 인접 게이트간의 거리를 증가시킬 수 있으며, 이로 인해, 채널길이가 증가하게 되어 단채널효과를 효과적으로 개선시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 할로 이온주입을 스킵하고 1차로 저농도 이온주입을 경사지게 수행함으로서, 비트라인과 연결되는 접합영역을 깊게 형성하여 인접 게이트의 전계가 비트라인과 연결되는 접합영역으로 차폐되어 문턱전압의 변동을 최소화 할 수 있다.
또한, 본 발명은 2차로 저농도 이온주입을 수행하여 접합영역을 형성하기 우한 고농도 이온주입시 불순물 농도 변화를 완화시킬 수 있어 소자의 리프레쉬 특성을 향상시킬 수 있다.
아울러, 본 발명은 게이트가 형성하는 기판 부분을 2번 식각하여 단차지게 형성함으로서, 종래의 리세스 게이트에 비해 채널 길이(channel length) 확보를 할 수 있어 단채널효과(short channel effect) 개선 및 공정 난이도를 완화시킬 수 있다.

Claims (13)

  1. 반도체 기판 상에 게이트 형성 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 이용해서 노출된 기판의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계;
    상기 제1홈을 포함한 기판 전면 상에 균일한 두께로 베리어막을 형성하는 단계;
    상기 제1홈 주위의 기판 표면 내에 1차 저농도 이온주입을 수행하는 단계;
    상기 1차 저농도 이온주입이 형성된 기판 결과물 상에 드레인 형성 영역 및 이에 인접한 제1홈의 일부분을 가리는 마스크패턴을 형성하는 단계;
    상기 마스크패턴에 의해 가려지지 않은 베리어막 부분을 식각하여 제1홈 저면의 일부분을 노출시키는 단계;
    상기 마스크패턴을 식각마스크로 이용해서 노출된 제1홈의 저면 부분을 식각하여 상기 제1홈의 저면이 단차지도록 하는 제2홈을 형성하는 단계;
    상기 마스크패턴 및 베리어막을 제거하는 단계;
    상기 제1 및 제2홈 상에 게이트를 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계;
    상기 게이트 양측벽에 제1스페이서를 형성하는 단계;
    상기 제1스페이서가 형성된 게이트 양측의 기판 표면 내에 2차 저농도 이온 주입을 수행하는 단계;
    상기 제1스페이서가 형성된 게이트 양측벽에 제2스페이서를 형성하는 단계; 및
    상기 제2스페이서가 형성된 기판 결과물에 대해 고농도 이온주입을 수행하여 상기 제2스페이서가 형성된 게이트 양측의 기판 표면 내에 소오스/드레인영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  2. 제 1 항에 있어서.
    상기 하드마스크 패턴은 패드산화막과 패드질화막으로 적층된 것을 특징으로 하는 모스펫 소자의 제조방법.
  3. 제 1 항에 있어서.
    상기 제1홈은 500∼1000Å의 깊이로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  4. 제 1 항에 있어서.
    상기 베리어막은 N형 불순물이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  5. 제 4 항에 있어서.
    상기 N형 불순물이 도핑된 폴리실리콘막은 500∼1000Å 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  6. 제 1 항에 있어서.
    상기 1차 저농도 이온주입은 P를 사용하면서 1.E18∼1.E19 이온/㎤의 도우즈 및 30∼50ＫeV의 에너지로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  7. 제 1 항에 있어서.
    상기 1차 저농도 이온주입은 각도를 7∼15°로 경사를 주면서 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  8. 제 1 항에 있어서.
    상기 제1홈 저면의 일부분을 노출시키는 단계 후, 상기 제1홈의 저면이 단차지도록 하는 제2홈을 형성하는 단계 전, 상기 기판 결과물에 대해 1차 문턱전압 조절 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  9. 제 1 항에 있어서.
    상기 제2홈은 1000∼1500Å의 깊이로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  10. 제 1 항에 있어서.
    상기 제1홈과 제2홈은 총 깊이가 1500∼2500Å 되도록 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  11. 제 1 항에 있어서.
    상기 제2홈을 형성하는 단계 후, 상기 마스크패턴 및 베리어막을 제거하는 단계 전, 상기 기판 결과물에 대해 2차 문턱전압 조절 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  12. 제 1 항에 있어서.
    상기 2차 저농도 이온주입은 As 또는 Sb를 사용하면서 10∼30ＫeV의 에너지로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  13. 제 1 항에 있어서.
    상기 고농도 이온주입은 P를 사용하면서 50∼90ＫeV의 에너지로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
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