KR100650777B1 - 모스펫 소자의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 69
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 69
- 239000010703 silicon Substances 0.000 claims abstract description 69
- 238000000034 method Methods 0.000 claims abstract description 44
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 38
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 18
- 125000005843 halogen group Chemical group 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 125000004429 atom Chemical group 0.000 claims description 6
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 229910052787 antimony Inorganic materials 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 모스펫 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 하부 실리콘막과 실리콘게르마늄막 및 상부 실리콘막의 적층막으로 이루어진 반도체 기판 내에 액티브영역을 한정하는 소자분리막을 형성하는 단계와, 액티브영역에 해당하는 상부 실리콘막 내에 1차 소오스/드레인 이온주입을 수행하는 단계와, 1차 소오스/드레인 이온주입이 수행된 상부 실리콘막 내의 비트라인 콘택 예정 지역에 할로 이온주입을 수행하는 단계와, 소자분리막을 포함한 상부 실리콘막 상에 게이트 예정 영역을 노출시키는 마스크패턴을 형성하는 단계와, 노출된 상부 실리콘막 부분을 식각하여 실리콘게르마늄막을 노출시키는 제1홈을 형성하는 단계와, 제1홈의 측벽에 스페이서를 형성하는 단계와, 스페이서 및 마스크패턴을 이용해서 실리콘게르마늄막 및 하부 실리콘막을 식각하여 제2홈을 형성하는 단계와, 스페이서 및 마스크패턴을 제거하는 단계와, 제2홈에 의해 노출된 실리콘게르마늄막 부분이 일부 제거되도록 기판 결과물에 대해 등방성 식각을 수행해서 십자형상을 갖는 제3홈을 형성하는 단계와, 제3홈의 표면을 포함한 기판 전면 상에 게이트절연막을 형성하는 단계와, 게이트절연막 상에 제3홈을 매립시킴과 아울러 표면 평탄화가 이루어진 폴리실리콘막을 형성하는 단계와, 상부 실리콘막 내에 2차 소오스/드레인 이온주입을 수행하는 단계와, 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계 및 하드마스크막과 금속계막 및 폴리실리콘막을 식각하여 하단부가 십자형상을 갖는 리세스 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 및 도 1b는 종래의 기술에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2g는 본 발명에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 하부 실리콘막 20: 실리콘게르마늄막
30: 상부 실리콘막 40: 반도체기판
50: 소자분리막 60: 마스크패턴
70: 제1홈 80: 스페이서
90: 제2홈 100: 제3홈(십자형상을 갖는 홈)
110: 게이트절연막 120: 폴리실리콘막
130: 금속계막 140: 하드마스크막
150: 십자형상을 갖는 리세스 게이트
본 발명은 모스펫 소자의 제조방법에 관한 것으로, 보다 상세하게는, 유효 채널 길이를 증가시킬 수 있는 모스펫 소자의 제조방법에 관한 것이다.
최근 개발되고 있는 모스펫(MOSFET) 소자의 디자인 룰이 감소됨에 따라 그에 대응해서 채널 길이도 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 모스펫 소자의 문턱전압(Vt) 타겟을 구현함에 있어서 공정 및 소자적으로 기존의 평면(plannar) 트랜지스터 구조로는 그 한계에 부딪히고 있다. 이에, 모스펫 소자의 단채널효과를 방지하기 위해서 실리콘기판을 식각하여 홈을 형성한 후, 상기 홈 상에 게이트를 형성시키는 리세스 게이트(recessed gate)를 갖는 모스펫 소자에 대한 연구가 활발하게 진행되고 있다.
여기서, 현재 수행되고 있는 리세스 게이트를 갖는 모스펫 소자의 제조방법을 도 1a 및 도 1b를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 액티브영역 및 필드영역을 갖는 실리콘기판(1) 상에 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한 후, 이들을 식각함과 아울러 기판(1)을 식각하여 트렌치를 형성한다. 그런다음, 열산화 공정을 진행하여 트렌치의 표면에 측벽산화막(미도시)을 형성한다. 다음으로, 기판 전면 상에 라이너질화막(미도시)과 라이너산화막(미도시)을 차례로 증착한 후, 트렌치를 매립하도록 상기 선형산화막(미도시) 상에 소자분리용 절연막을 증착한다.
계속해서, 상기 패드질화막이 노출될 때까지 상기 절연막을 에치백(etch back) 또는 화학적기계연마(Chemical Mechanical Polishing; 이하, CMP)하여 기판 필드영역에 소자분리막(2)을 형성한 후, 습식식각 공정을 이용해서 패드질화막을 제거한 후, 상기 기판의 액티브영역 부분에 고농도 이온주입을 수행해서 소오스/드레인영역(3)을 형성한다. 이어서, 상기 액티브영역에 해당하는 기판 부분을 식각하여 홈(4)을 형성한다.
도 1b를 참조하면, 상기 홈(4)을 포함한 기판 전면 상에 게이트산화막(5)을 형성한 후, 상기 홈(4)을 매립하도록 상기 게이트산화막(5) 상에 폴리실리콘막(6)을 증착한다. 그런다음, 상기 폴리실리콘막(6) 상에 드레인 영역을 노출시키는 감광막 패턴(미도시)을 형성하고 나서, 상기 노출된 기판 표면 내에 할로 이온주입을 수행한다. 다음으로, 상기 감광막 패턴을 제거한 상태에서, 상기 폴리실리콘막(6)을 CMP한 후, 상기 폴리실리콘막(6) 상에 금속계막(7)과 하드마스크막(8)을 차례로 증착한 다음, 이들을 식각하여 게이트(9)를 형성함과 아울러, 모스펫 소자의 제조를 완성한다.
그러나, 전술한 바와 같은 종래의 리세스 게이트를 갖는 모스펫 소자의 제조방법은 다음과 같은 문제점이 있다.
먼저, 종래의 리세스 게이트는 실리콘기판을 1회 식각하여 홈을 형성함으로써, 채널 길이를 확보하게 된다. 그러나, 소자의 크기가 감소됨에 따라 충분한 채널 길이를 확보하기 위해서는 보다 좁은 홈을 통해, 즉, 미세폭의 홈을 통해, 보다 깊이 실리콘기판을 식각하여야만 하는데, 갈수록 홈의 폭이 미세화가 되어갈수록 홈 내에 폴리실리콘막을 매립하는 공정상의 어려움이 가중하게 된다.
또한, 종래의 비대칭 접합을 갖는 리세스 게이트는 할로 이온주입을 두꺼운 폴리실리콘막 상에서 수행하게 되는데, 이때, 이온주입 에너지가 매우 크기 때문에 마스크가 오정렬(misaligned)이 발생하지 않더라도 상당량의 보론(B)이 스토리지 노드(storage node)와 연결되는 접합 부분까지 침투하게 된다. 이로 인해, 문턱전압(Vt)의 분포 특성이 열화되어 리프레쉬 특성이 열화될 가능성이 매우 크다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 유효 채널 길이를 확보할 수 있는 모스펫 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 하부 실리콘막과 실리콘게르마늄막 및 상부 실리콘막의 적층막으로 이루어지며, 게이트 형성 영역에 십자형 홈을 갖는 반도체 기판; 십자형 홈 상에 형성된 리세스 게이트; 및 리세스 게이트 양측의 상부 실리콘막 내에 형성된 소오스/드레인영역;을 포함하는 모스펫 소자를 제공한다.
여기서, 상기 십자형 홈을 실리콘게르마늄막이 하부 및 상부 실리콘막 보다 식각 폭이 넓은 형상으로 이루어진 것을 특징으로 한다.
상기 리세스 게이트는 십자형 홈 표면에 형성된 게이트절연막, 상기 게이트절연막 상에 상기 십자형 홈을 매립하도록 형성된 폴리실리콘막, 상기 폴리실리콘막 상에 차례로 형성된 금속계막 및 하드마스크막을 포함하는 것을 특징으로 한다.
상기 상부 실리콘막 내에 형성된 소오스/드레인영역 아래에 비트라인 콘택 예정 지역에 해당하는 상기 상부 실리콘막 내에 할로 이온주입영역을 더 포함하는 것을 특징으로 한다.
상기 소오스/드레인영역은 상부 실리콘막 표면 내에 형성된 제1 소오스/드레인영역과 상기 제1 소오스/드레인영역 하부에 형성된 제2 소오스/드레인영역을 포함하는 것을 특징으로 한다.
상기 실리콘게르마늄막은 300∼500Å 두께를 갖는 것을 특징으로 한다.
상기 상부 실리콘막은 1000∼1500Å 두께를 갖는 것을 특징으로 한다.
상기 십자형 홈은 1500∼2000Å 깊이를 갖는 것을 특징으로 한다.
상기 실리콘게르마늄막은 하부 및 상부 실리콘막 보다 200∼400Å 폭이 더 넓은 것을 특징으로 한다.
또한, 본 발명은, 하부 실리콘막과 실리콘게르마늄막 및 상부 실리콘막의 적층막으로 이루어진 반도체 기판 내에 액티브영역을 한정하는 소자분리막을 형성하는 단계; 액티브영역에 해당하는 상부 실리콘막 내에 1차 소오스/드레인 이온주입을 수행하는 단계; 1차 소오스/드레인 이온주입이 수행된 상부 실리콘막 내의 비트라인 콘택 예정 지역에 할로 이온주입을 수행하는 단계; 소자분리막을 포함한 상부 실리콘막 상에 게이트 예정 영역을 노출시키는 마스크패턴을 형성하는 단계; 노출된 상부 실리콘막 부분을 식각하여 실리콘게르마늄막을 노출시키는 제1홈을 형성하는 단계; 제1홈의 측벽에 스페이서를 형성하는 단계; 스페이서 및 마스크패턴을 이용해서 실리콘게르마늄막 및 하부 실리콘막을 식각하여 제2홈을 형성하는 단계; 스페이서 및 마스크패턴을 제거하는 단계; 제2홈에 의해 노출된 실리콘게르마늄막 부분이 일부 제거되도록 기판 결과물에 대해 등방성 식각을 수행해서 십자형상을 갖 는 제3홈을 형성하는 단계; 제3홈의 표면을 포함한 기판 전면 상에 게이트절연막을 형성하는 단계; 게이트절연막 상에 제3홈을 매립시킴과 아울러 표면 평탄화가 이루어진 폴리실리콘막을 형성하는 단계; 상부 실리콘막 내에 2차 소오스/드레인 이온주입을 수행하는 단계; 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 하드마스크막과 금속계막 및 폴리실리콘막을 식각하여 하단부가 십자형상을 갖는 리세스 게이트를 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.
여기서, 상기 실리콘게르마늄은 300∼500Å 두께로 형성하는 것을 특징으로 한다.
상기 상부 실리콘막은 1000∼1500Å 두께로 형성하는 것을 특징으로 한다.
상기 1차 소오스/드레인 이온주입은 As 또는 Sb를 사용하면서 1.0E13∼2.0E13 원자/㎠의 도우즈 및 10∼30ＫeV의 에너지로 수행하는 것을 특징으로 한다.
상기 할로 이온주입은 B를 사용하면서 10∼15ＫeV의 에너지로 수행하는 것을 특징으로 한다.
상기 할로 이온주입은 Rp 타겟으로 390∼410Å 깊이로 수행하는 것을 특징으로 한다.
상기 마스크패턴은 폴리실리콘막 또는 비정질 탄소막인 것을 특징으로 한다.
상기 스페이서는 50∼100Å 두께로 형성하는 것을 특징으로 한다.
상기 제2홈은 200∼500Å 깊이로 형성하는 것을 특징으로 한다.
상기 제1홈 및 제2홈은 총 깊이가 1500∼2000Å이 되도록 형성하는 것을 특 징으로 한다.
상기 제2홈을 형성하는 단계 후, 그리고, 상기 스페이서 및 마스크패턴을 제거하는 단계 전, 상기 제2홈이 형성된 기판 결과물에 대해 채널 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기 기판 결과물에 대해 등방성 식각을 수행해서 십자형상을 갖는 제3홈을 형성하는 단계는 상기 실리콘게르마늄이 횡방향으로 200∼400Å 두께가 제거되도록 수행하는 것을 특징으로 한다.
상기 2차 소오스/드레인 이온주입은 P을 사용하면서 5.0E12∼1.5E13 원자/㎠의 도우즈 및 40∼50ＫeV의 에너지로 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 하부 실리콘(Si)막과 실리콘게르마늄(SiGe)막 및 상부 실리콘(Si)막의 적층된 반도체 기판 내에 소자분리막(50)을 형성한 후, 1차 소오스/드레인 이온주입을 수행하고 나서, 감광막패턴을 이용해서 비트라인 콘택(bite line contact) 예정 영역에 해당하는 상부 실리콘막 내에 할로(halo) 이온주입을 수행한다. 그런다음, 상기 상부 실리콘막을 식각하여 제1홈을 형성한 후, 상기 실리콘게르마늄막과 하부 실리콘막을 식각하여 제2홈을 형성하고 나서, 상기 제2홈에 대해 선택적으로 채널(channel) 이온주입을 수행한다.
다음으로, 상기 실리콘게르마늄막을 등방성 식각공정을 통해 일부 제거하여 십자(†)형상을 갖는 제3홈을 형성한 후, 상기 제3홈을 포함한 기판 전면 상에 게이트절연막과 평탄화가 이루어진 폴리실리콘막을 형성하고 나서, 상기 상부 실리콘막 내에 2차 소오스/드레인 이온주입을 수행한다.
이렇게 하면, 상기와 같이 십자형 홈을 형성함으로서, 종래의 리세스 게이트에 비해 채널 길이(channel length) 확보를 할 수 있어 유효 채널 길이(effective channel length)를 증가시킬 수 있게 되어, 단채널효과(short channel effect) 개선 및 공정 난이도를 완화시킬 수 있다.
또한, 상기 실리콘게르마늄막을 이용함으로써, 소자의 캐리어(carrier) 이동도를 개선할 수 있어 전류구동력을 개선시킬 수 있다.
아울러, 홈을 형성하기 전에 비트라인 예정 영역에 할로 이온주입을 수행함으로서, 이온주입된 도우즈(dose)가 비트라인 예정 영역에 해당하는 상부 실리콘막 내에 균일하게 분포하게 되어 홈을 형성하기 위한 마스크공정과 게이트를 형성하기 위한 마스크공정시의 오정렬(misaligned) 발생에 따른 소자의 문턱전압(Vt) 변화를 최소화할 수 있다.
게다가, 상기 제2홈을 형성한 후에 채널 이온주입을 수행함으로서, 단채널효과(short channel effect)를 효과적으로 억제할 수 있으며, 소자의 리프레쉬(refresh) 특성을 향상시킬 수 있다.
자세하게, 도 2a 내지 도 2g 은 본 발명에 따른 십자(†)형상의 리세스 게이트를 갖는 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명 하면 다음과 같다.
도 2a를 참조하면, 하부 실리콘막(Si,10)과 실리콘게르마늄막(SiGe,20) 및 상부 실리콘막(Si,30)의 적층막으로 이루어진 반도체 기판(40) 내에 액티브영역을 한정하는 소자분리막(50)을 STI(Shallow Trench Isolation) 공정에 따라 형성한다. 이때, 상기 실리콘게르마늄막(20)은 300∼500Å 두께로 증착하고, 상기 상부 실리콘막(30)은 1000∼1500Å 두께로 증착한다.
여기서, 본 발명은 상기 하부 실리콘막(10)과 실리콘게르마늄막(20) 및 상부 실리콘막(30)을 이용해서 후속에 홈 형성시 십자(†)형상을 갖는 홈을 형성하도록 한다. 또한, 상기 실리콘게르마늄막(20)을 사용함으로서, 소자의 캐리어(carrier) 이동도를 개선할 수 있어 전류구동력을 개선시킬 수 있다.
그런다음, 상기 액티브영역에 해당하는 상부 실리콘막(30) 내에 전류구동력을 개선시키기 위해 1차 소오스/드레인 이온주입을 수행한다. 여기서, 상기 1차 소오스/드레인 이온주입은 As(Arsenic) 또는 Sb(Antimony)를 사용하면서 1.0E13∼2.0E13 원자/㎠의 도우즈 및 10∼30ＫeV의 에너지로 수행한다.
도 2b를 참조하면, 상기 1차 소오스/드레인 이온주입이 수행된 기판 전면 상에 비트라인 콘택(bite line contact) 예정 지역을 노출시키는 감광막패턴(photo resist, 미도시)을 형성한다. 그런다음, 상기 감광막패턴을 이용해서 노출된 상부 실리콘막(30) 내의 비트라인 콘택 예정 지역에 할로(Halo) 이온주입을 수행한다. 이때, 상기 할로 이온주입은 B(Boron)를 사용하면서 10∼15ＫeV의 에너지로 수행하며, 상기 상부 실리콘막(30)의 표면으로부터 390∼410Å 깊이를 Rp 타켓(projected range target) 으로 한다.
여기서, 본 발명은 후속 홈을 형성하기 전에 할로 이온주입을 비트라인 콘택 예정 영역에 수행함으로써 이온주입된 도우즈(dose)가 상기 상부 실리콘막(30) 내의 비트라인 콘택 예정 영역에 균일하게 분포되어, 후속에 홈을 형성하기 위한 마스크공정과 게이트를 형성하기 위한 마스크 공정시의 오정렬(misaligned) 발생에 따른 소자의 문턱전압(Vt) 변화를 최소화 할 수 있다.
다음으로, 상기 감광막패턴이 제거된 상태에서, 상기 소자분리막(50)을 포함한 상부 실리콘막(30) 상에 게이트 예정 영역을 노출시키는 마스크패턴(60)을 형성한다. 여기서, 상기 마스크패턴(60)은 폴리실리콘막 또는 비정질 탄소막을 사용한다.
도 2c를 참조하면, 상기 마스크패턴(60)을 이용해서 노출된 상부 실리콘막(30) 부분을 식각하여 상기 실리콘게르마늄막(20)을 노출시키는 제1홈(70)을 형성한다. 그런다음, 상기 제1홈(70)을 포함한 기판 전면 상에 스페이서용 산화막을 증착한 후, 이를 전면 식각하여 상기 제1홈(70)의 측벽에 50∼100Å 두께로 스페이서(80)를 형성한다.
도 2d를 참조하면, 상기 스페이서(80) 및 마스크패턴(60)을 이용해서 실리콘게르마늄막(20) 및 하부 실리콘막(10)을 식각하여 200∼500Å 깊이로 제2홈(90)을 형성한다. 아울러, 상기 제1홈(70) 및 제2홈(90)의 총 깊이는 1500∼2000Å이 되도록 한다. 그런다음, 상기 제2홈(90)이 형성된 기판 결과물에 대해 상기 제2홈(90)의 기판 부분 내에 선택적으로 채널(channel) 이온주입을 수행한다.
여기서, 본 발명은 상기 제2홈(90)의 기판 부분 내에 채널 이온주입을 수행함으로서, 소오스/드레인 영역과의 불순물 분포를 급격하게 하여 단채널효과(short channel effect)를 효과적으로 억제할 수 있다. 또한, 상기 제2홈(90)의 기판 부분 내에 채널 이온주입을 수행함으로서, 전계를 완화시킬 수 있어 소자의 리프레쉬(refresh) 특성을 향상시킬 수 있다.
도 2e를 참조하면, 상기 스페이서 및 마스크패턴가 제거된 상태에서, 상기 제2홈(90)에 의해 노출된 실리콘게르마늄막(20) 부분이 일부 제거되도록 기판 결과물에 대해 등방성 식각을 수행해서 십자(†)형상을 갖는 제3홈(100)을 형성한다.
여기서, 상기 등방성 식각은 상기 실리콘게르마늄(20)이 횡방향으로 200∼400Å 두께가 제거되도록 수행한다. 이로인해, 상기 실리콘게르마늄막(20)이 상기 하부 및 상부 실리콘막(10,30) 보다 폭이 넓은 형상이 되어, 결과적으로, 십자형상을 갖는 제3홈(100)이 형성하게 된다.
여기서, 본 발명은 십자형상을 갖는 홈(100)을 형성함으로써, 확보할 수 있는 유효 채널 길이를 증가시킬 수 있어, 결과적으로, 단채널효과 개선 및 공정 난이도를 완화시킬 수 있다.
도 2f를 참조하면, 상기 제3홈(100)의 표면을 포함한 기판 전면 상에 게이트절연막(110)을 형성한 후, 상기 게이트절연막(110) 상에 제3홈(100)을 매립시키도록 폴리실리콘막(120)을 증착한다. 그런다음, 후속 공정을 용이하게 하기 위해, 상기 폴리실리콘막(120)을 CMP(Chemical Mechanical Polishing)하여 평탄화시킨다.
다음으로, 불순물 분포를 원만하게 하여 소자의 리프레쉬 특성을 향상시키기 위해, 상기 상부 실리콘막(30) 내에 2차 소오스/드레인 이온주입을 수행하여 상기 제1홈(70) 양측의 상부 실리콘막(30) 내에 소오스/드레인영역을 형성한다. 여기서, 상기 2차 소오스/드레인 이온주입은 P(Phosphorus)을 사용하면서 5.0E12∼1.5E13 원자/㎠의 도우즈 및 40∼50ＫeV의 에너지로 수행한다.
도 2g를 참조하면, 상기 폴리실리콘막(120) 상에 금속계막(130) 및 하드마스크막(140)을 차례로 증착한다. 그런다음, 상기 하드마스크막(140)과 금속계막(130) 및 폴리실리콘막(120)을 식각하여 하단부가 십자형상을 갖는 리세스 게이트(150)를 형성하여 본 발명에 따른 모스펫 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 십자형 홈을 형성함으로서, 종래의 리세스 게이트에 비해 채널 길이(channel length) 확보를 할 수 있어 유효 채널 길이(effective channel length)를 증가시킬 수 있게 되어, 단채널효과(short channel effect) 개선 및 공정 난이도를 완화시킬 수 있다.
또한, 본 발명은 실리콘게르마늄막을 사용함으로써, 소자의 캐리어(carrier) 이동도를 개선할 수 있어 전류구동력을 개선시킬 수 있다.
아울러, 본 발명은 홈을 형성하기 전에 비트라인 예정 영역에 할로 이온주입 을 수행함으로서, 이온주입된 도우즈(dose)가 비트라인 예정 영역에 균일하게 분포하게 되어 홈을 형성하기 위한 마스크공정과 게이트를 형성하기 위한 마스크공정시의 오정렬(misaligned) 발생에 따른 소자의 문턱전압(Vt) 변화를 최소화할 수 있다.
게다가, 본 발명은 기판의 홈 부분에만 채널 이온주입을 수행함으로서, 단채널효과(short channel effect)를 효과적으로 억제할 수 있으며, 소자의 리프레쉬(refresh) 특성을 향상시킬 수 있다.
더욱이, 본 발명은 소오스/드레인 이온주입을 2단계로 수행함으로서, 전류구동력이 개선되며, 또한, 불순물 농도 변화를 완화시킬 수 있어 소자의 리프레쉬 특성을 향상시킬 수 있다.
Claims (22)
- 하부 실리콘막과 실리콘게르마늄막 및 상부 실리콘막의 적층막으로 이루어지며, 게이트 형성 영역에 십자형 홈을 갖는 반도체 기판;상기 십자형 홈 상에 형성된 리세스 게이트; 및상기 리세스 게이트 양측의 상부 실리콘막 내에 형성된 소오스/드레인영역;을 포함하는 것을 특징으로 하는 모스펫 소자.
- 제 1 항에 있어서,상기 십자형 홈을 실리콘게르마늄막이 하부 및 상부 실리콘막 보다 식각 폭이 넓은 형상으로 이루어진 것을 특징으로 하는 모스펫 소자.
- 제 1 항에 있어서,상기 리세스 게이트는 십자형 홈 표면에 형성된 게이트절연막, 상기 게이트절연막 상에 상기 십자형 홈을 매립하도록 형성된 폴리실리콘막, 상기 폴리실리콘막 상에 차례로 형성된 금속계막 및 하드마스크막을 포함하는 것을 특징으로 하는 모스펫 소자.
- 제 1 항에 있어서,상기 상부 실리콘막 내에 형성된 소오스/드레인영역 아래에 비트라인 콘택 예정 지역에 해당하는 상기 상부 실리콘막 내에 할로 이온주입영역을 더 포함하는 것을 특징으로 하는 모스펫 소자.
- 제 1 항에 있어서,상기 소오스/드레인영역은 상부 실리콘막 표면 내에 형성된 제1 소오스/드레인영역과 상기 제1 소오스/드레인영역 하부에 형성된 제2 소오스/드레인영역을 포함하는 것을 특징으로 하는 모스펫 소자.
- 제 1 항에 있어서,상기 실리콘게르마늄막은 300∼500Å 두께를 갖는 것을 특징으로 하는 모스펫 소자.
- 제 1 항에 있어서,상기 상부 실리콘막은 1000∼1500Å 두께를 갖는 것을 특징으로 하는 모스펫 소자.
- 제 1 항에 있어서,상기 십자형 홈은 1500∼2000Å 깊이를 갖는 것을 특징으로 하는 모스펫 소자.
- 제 2 항에 있어서,상기 실리콘게르마늄막은 하부 및 상부 실리콘막 보다 200∼400Å 폭이 더 넓은 것을 특징으로 하는 모스펫 소자.
- 하부 실리콘막과 실리콘게르마늄막 및 상부 실리콘막의 적층막으로 이루어진 반도체 기판 내에 액티브영역을 한정하는 소자분리막을 형성하는 단계;상기 액티브영역에 해당하는 상부 실리콘막 내에 1차 소오스/드레인 이온주입을 수행하는 단계;상기 1차 소오스/드레인 이온주입이 수행된 상부 실리콘막 내의 비트라인 콘택 예정 지역에 할로 이온주입을 수행하는 단계;상기 소자분리막을 포함한 상부 실리콘막 상에 게이트 예정 영역을 노출시키는 마스크패턴을 형성하는 단계;상기 노출된 상부 실리콘막 부분을 식각하여 실리콘게르마늄막을 노출시키는 제1홈을 형성하는 단계;상기 제1홈의 측벽에 스페이서를 형성하는 단계;상기 스페이서 및 마스크패턴을 이용해서 실리콘게르마늄막 및 하부 실리콘막을 식각하여 제2홈을 형성하는 단계;상기 스페이서 및 마스크패턴을 제거하는 단계;상기 제2홈에 의해 노출된 실리콘게르마늄막 부분이 일부 제거되도록 기판 결과물에 대해 등방성 식각을 수행해서 십자형상을 갖는 제3홈을 형성하는 단계;상기 제3홈의 표면을 포함한 기판 전면 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 제3홈을 매립시킴과 아울러 표면 평탄화가 이루어진 폴리실리콘막을 형성하는 단계;상기 상부 실리콘막 내에 2차 소오스/드레인 이온주입을 수행하는 단계;상기 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막과 금속계막 및 폴리실리콘막을 식각하여 하단부가 십자형상을 갖는 리세스 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 실리콘게르마늄은 300∼500Å 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 상부 실리콘막은 1000∼1500Å 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 1차 소오스/드레인 이온주입은 As 또는 Sb를 사용하면서 1.0E13∼ 2.0E13 원자/㎠의 도우즈 및 10∼30ＫeV의 에너지로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 할로 이온주입은 B를 사용하면서 10∼15ＫeV의 에너지로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 할로 이온주입은 Rp 타겟으로 390∼410Å 깊이로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 마스크패턴은 폴리실리콘막 또는 비정질 탄소막인 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 스페이서는 50∼100Å 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 제2홈은 200∼500Å 깊이로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 제1홈 및 제2홈은 총 깊이가 1500∼2000Å이 되도록 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 제2홈을 형성하는 단계 후, 그리고, 상기 스페이서 및 마스크패턴을 제거하는 단계 전,상기 제2홈이 형성된 기판 결과물에 대해 채널 이온주입을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 기판 결과물에 대해 등방성 식각을 수행해서 십자형상을 갖는 제3홈을 형성하는 단계는 상기 실리콘게르마늄이 횡방향으로 200∼400Å 두께가 제거되도록 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 10 항에 있어서,상기 2차 소오스/드레인 이온주입은 P을 사용하면서 5.0E12∼1.5E13 원자/㎠ 의 도우즈 및 40∼50ＫeV의 에너지로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060007009A KR100650777B1 (ko) | 2006-01-23 | 2006-01-23 | 모스펫 소자의 제조방법 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100650777B1 true KR100650777B1 (ko) | 2006-11-28 |
Family
ID=37713930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060007009A KR100650777B1 (ko) | 2006-01-23 | 2006-01-23 | 모스펫 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100650777B1 (ko) |
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