CN103715211A - 注入隔离器件及其形成方法 - Google Patents

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Abstract

注入隔离器件及其方法。一种器件包括半导体衬底和从半导体衬底的顶面延伸到半导体衬底中且围绕有源区域的注入隔离区域。栅极电介质设置在半导体衬底的有源区域上方并且延伸到注入隔离区域上方。栅电极设置在栅极电介质上方，两个端部覆盖硬掩模位于注入隔离区域上方在栅极电介质和栅电极之间。两个端部覆盖硬掩模包含与被注入到有源区域中的掺杂物相同的掺杂物。

Description

注入隔离器件及其形成方法
技术领域
一般而言，本发明涉及半导体器件和制造工艺。更具体而言，本发明涉及具有注入隔离的半导体器件及形成这些器件的工艺。
背景技术
在集成电路的制造过程中，集成电路器件的尺寸日益按比例缩小。例如，互补金属氧化物半导体(CMOS)图像传感器(CIS)芯片具有越来越小的像素尺寸。因此，对CIS芯片的DC和噪声性能的要求变得日益严格。通过阱注入形成的注入隔离区域因而替代常规浅沟槽隔离(STI)区域来隔离器件。使用采用注入形成的注入隔离区域而不是STI区域，消除了由形成STI区域所造成的硅表面损伤。
通过将杂质注入至衬底的一部分形成注入隔离区域，该部分围绕将要被隔离的集成电路器件的有源区域。难以控制集成电路器件的元件与注入隔离区域的重叠的准确度。如果栅电极未与注入隔离区域对准，栅电极可能不能完全分离器件的源极和漏极区域之间的沟道，从而形成漏电路径。在对注入隔离区域上方的栅电极施加高电压的情况下，可能形成寄生晶体管。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种器件，包括：半导体衬底，具有有源区域；注入隔离区域，围绕所述有源区域并且从所述半导体衬底的顶面延伸至所述半导体衬底中；栅极结构，位于所述有源区域的一部分和所述注入隔离区域上，其中，所述栅极结构的两个端部至少部分地延伸在所述注入隔离区域上方；并且，其中，所述栅极结构包括：栅极介电层，位于所述有源区域的所述部分上方并且至少部分地位于所述注入隔离区域上方；两个端部覆盖硬掩模，每一个都位于所述注入隔离区域上方的栅极介电层的一部分上；以及栅电极，设置在所述两个端部覆盖硬掩模的至少一部分和所述栅极介电层上；以及，其中，所述有源区域中的一种或多种掺杂物种类出现在所述两个端部覆盖硬掩模中。
在所述的器件中，所述栅电极在所述栅极结构的中央和所述栅极结构的端部具有不同的厚度。
在所述的器件中，所述栅电极的最小高度低于所述两个端部覆盖硬掩模的最大高度。
在所述的器件中，所述端部覆盖硬掩模的宽度等于或小于所述注入隔离区域沿着栅电极长度的宽度。
在所述的器件中，所述栅电极包含多晶硅。
在所述的器件中，所述有源区域位于金属氧化物半导体(MOS)器件中，并且所述MOS器件的所述注入隔离区域和所述有源区域具有相反的导电类型。
在所述的器件中，所述有源区域包括光电二极管的一部分，并且所述注入隔离区域具有p型导电性。在一个实施例中，所述有源区域还包括三个或更多个晶体管。
在所述的器件中，所述两个端部覆盖硬掩模包含氧化硅。
根据本发明的另一方面，提供了一种方法，包括：在半导体衬底上方形成栅极介电层；在所述栅极介电层上方形成第一栅电极层；在所述第一栅电极层上形成底部抗反射涂层(BARC)；在所述BARC上方形成硬掩模层；在所述硬掩模层中形成开口以暴露出所述第一栅电极层或所述栅极介电层；注入杂质，其中，所述杂质穿透所述栅极介电层以在所述半导体衬底中形成围绕所述半导体衬底的有源区域的注入隔离区域；在所述开口中蚀刻所述第一栅电极层以暴露出所述栅极介电层；用介电材料填充所述开口；去除位于所述BARC上方的硬掩模层和介电材料；去除所述BARC；在所述介电材料和所述第一栅电极层上方形成第二栅电极层；图案化栅电极，其中，所述栅电极的端部与所述介电材料部分重叠；以及采用所述介电材料作为注入掩模对所述半导体衬底的有源区域进行注入。
所述的方法还包括：在对所述有源区域进行注入之后，去除围绕所述有源区域的所述介电材料的一部分。
所述的方法还包括：在对所述有源区域进行注入之前，沉积并图案化光刻胶。
在所述的方法中，去除所述硬掩模层和介电材料包括平坦化或湿蚀刻。
所述的方法还包括：在注入杂质之前，在所述开口中沉积共形介电层。
在所述的方法中，所述硬掩模层和所述介电材料是相同的材料。
在所述的方法中，所述第一栅电极层是多晶硅。
所述的方法还包括：在所述有源区域中形成与源极区域和漏极区域重叠的源极接触件和漏极接触件。
在所述的方法中，所述有源区域包含光电二极管。
在所述的方法中，将被注入隔离区域围绕的多个有源区域中的每一个有源区域连接起来以形成图像传感器。
在所述的方法中，在所述硬掩模层中形成开口包括去除位于所述硬掩模层中的开口的底部的所述第一栅电极层的一部分。
附图说明
为了更全面地理解实施例及其优点，现在将参考结合附图所进行的以下描述，其中：
图1是根据本发明的各方面用于制造具有注入隔离区域的半导体结构的各种方法实施例的流程图；
图2A和图2B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图3A和图3B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图4A和图4B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图5A和图5B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图6A和图6B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图7A和图7B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图8A和图8B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图9A和图9B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图10A和图10B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图11A和图11B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图12A和图12B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；以及
图13A和图13B是根据一些实施例的器件的俯视图和电路图。
具体实施方式
在下面详细论述本发明的实施例的制造和使用。然而，应该理解，本发明的实施例提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例是说明性的，而不用于限制本发明的范围。
根据各示例性实施例提供了形成注入隔离区域和位于邻近注入隔离区域的有源区域的一个或多个半导体器件的方法。示出了形成注入隔离区域和器件的中间阶段。论述了实施例的变化。在所有的各个视图和示例性实施例中，相似的参考标号用于表示相似的元件。
注入隔离区域用于将在半导体中形成的电子元件彼此隔离开。这些电子元件包括二极管，诸如光电二极管和肖特基二极管(Schottky diodes)；晶体管，诸如场效应晶体管、双极结型晶体管和绝缘栅双极型晶体管；和其他电子元件，诸如整流器、半导体闸流管和电容器。这些电子元件一起或单独是用于各种应用中的半导体器件。例如，图像传感器中的像素包括一个或多个光电二极管和连接至该一个或多个光电二极管的三个或更多个晶体管。在另一实例中，一些晶体管(通常为六个或八个)用于形成静态随机存取存储器的一个位元。
通过使用具有与晶体管的有源区域的导电类型相反的导电类型的掺杂物注入半导体衬底来形成围绕晶体管的注入隔离区域。横跨有源区域形成栅极结构来控制晶体管。在正常操作期间，注入隔离区域阻止电流通过栅极结构的端部泄漏并且消除来自其他电子元件的噪声影响。为了确保没有电流桥接晶体管的沟道区域，形成在两个端部上具有与围绕晶体管的隔离区域至少部分重叠的端部覆盖件(end cap)的栅极结构。在没有端部覆盖件的情况下，较小的不对准也会暴露出作为漏电路径的可能桥接的沟道区域的一部分。但是，当对栅极施加高电压时，使用位于注入隔离区域上的端部覆盖件可能导致寄生晶体管的形成。具体地说，寄生晶体管会包括作为栅极的端部覆盖件和位于端部覆盖件下方的作为沟道区域的注入隔离区域，并转移其主机晶体管的能量。寄生晶体管将通过减小有效沟道宽度和形成干扰电场来影响主机晶体管的性能。如果寄生晶体管形成，主机晶体管的阈值电压将会增加并且功耗也会增加。
根据本发明的各实施例公开了减少或消除形成寄生晶体管的可能性的使用注入隔离区域的半导体器件。还公开了制造该半导体器件的方法。在注入隔离区域和位于注入隔离区域上方的栅电极部分之间使用端部覆盖硬掩模来减少形成寄生晶体管的沟道区域的可能性。端部覆盖硬掩模还用作对有源区域进行注入的注入掩模。首先在掩模堆叠件中形成开口以在开口的底部将掺杂物注入到注入隔离区域中。掺杂物可以穿过掩模堆叠件的一层或多层，其包括栅电极层和栅极介电层。然后在开口中沉积介电材料并且选择性地去除位于第一栅电极层上方的材料以留下介电材料位于第一栅电极层上方的伸出部分。在形成时，介电材料和注入隔离区域是自对准的。在介电材料和第一栅电极层上方形成第二栅电极层。由于介电材料的伸出部分，第二栅电极层可以不是平面的。然后图案化并形成栅电极。栅电极包括位于至少部分位于介电材料上的注入隔离区域上方的栅电极的端部上的端部覆盖部分。采用介电材料作为注入掩模围绕有源区域对有源区域进行注入。可以可选地去除部分介电材料。在一些实施例中，在两次硬掩模沉积之间实施注入以减小注入隔离区域的关键尺寸。
图1是根据本发明的各方面用于制造具有注入隔离区域的半导体结构的各种方法实施例的流程图。图2A/2B至图12A/12B是根据图1的流程图中示出的各种方法实施例的一些操作的制造器件的中间阶段的俯视图和截面图。具有“A”命名的附图是示出剖切线A-A’的俯视图。剖切线A-A’是具有“B”命名的附图的截面图的剖切面。后面的具有“A”和“B”命名的所有附图具有相同的剖切线，因而不再对每一附图都重复该描述。注意到对用于示出各实施例的各个附图都没有按比例绘制。在本发明中，晶圆是指包括衬底和位于衬底中或上方的各个层的部分制造的工件。
参照图1，流程图100包括操作102，在半导体衬底上方形成栅极介电层。图2A和图2B是根据图1的操作102的晶圆200的俯视图和截面图。提供了衬底202。在一些实施例中，衬底202是块状硅衬底。在一些实施例中，衬底202是绝缘体上硅衬底。在可选实施例中，衬底202由诸如碳化硅、硅锗、III-V族化合物半导体材料等其他半导体材料形成。在衬底202上方沉积栅极介电层204。栅极介电层204可以包含氧化物、氮化物、氮氧化物、碳化物或他们的组合。栅极介电层204可以是热生长的氧化硅并且厚约20埃至200埃之间。在一些实施例中，栅极介电层204为约70埃。在一些实施例中，栅极电介质204是高k电介质，诸如硅酸铪、硅酸锆、二氧化铪和二氧化锆。
参照图1，在操作104中，在栅极介电层上方形成第一栅电极层。图2A和图2B包括位于栅极介电层204上方的栅电极层206。在氧化硅栅极介电层上方可以形成由多晶硅组成的栅电极层206。可选地，在作为栅极介电层204的高k介电层上方可以形成由诸如钽、钨、氮化钽和氮化钛的金属组成的栅电极层206。
参照图1，在操作105中，在第一栅电极层上方形成底部抗反射涂(BARC)层。图3B包括位于栅电极层206上方的BARC层207。BARC层207阻止后续光刻工艺中的辐射反射离开(reflect off)下面的层以及干扰曝光工艺。这种干扰可能增加光刻工艺的关键尺寸。采用本领域中已知的沉积工艺沉积BARC层207。可以根据后续工艺中用于阻挡注入掺杂物的注入掩模的厚度来规定BARC层的厚度。
参照图1，在操作106中，在第一栅电极层上方形成硬掩模层。图3A和图3B包括位于栅电极层206上方的硬掩模层208。硬掩模层208的厚度足以遮蔽下面的栅电极层206或至少遮蔽栅极介电层204不进行用于形成注入隔离区域的离子注入操作。因为电极掺杂远高于隔离注入，所以栅电极层206中的少量注入不影响所得到的用于多晶硅栅电极的器件。对于高能量离子注入，例如，大于约50keV，硬掩模层可以大于1000埃。在一些实施例中，硬掩模208包含氮化硅。在可选实施例中，硬掩模208由其他介电材料诸如氮氧化硅(SiON)、碳化硅或氧化硅形成。
参照图1，在操作108中，在硬掩模层中形成开口以暴露出第一栅电极层或栅极介电层。如图4A和图4B所示，图案化硬掩模208以形成开口210。示出的开口210暴露出第一栅电极层206。可以去除栅电极层206的一部分。虽然在图4B中看起来像分离的开口，但是开口210可以是围绕有源区域212的连续开口210的一部分，如图4A所示。在一些实施例中，如图4A所示，开口210是矩形的。在可选实施例中，根据将要被隔离的器件的形状，开口210具有其他布局和形状。首先在硬掩模层208上方沉积并图案化光刻胶。在显影并去除光刻胶层的一部分之后，进一步在硬掩模层208中实施蚀刻步骤，可以去除部分或全部的栅电极层206。例如，可以采用基于氟的化学物质或基于氯的化学物质(例如，四氟化碳或四氯化碳)作为蚀刻剂来实施开口210的蚀刻。
返回参照图1，在操作112中，通过栅极介电层将杂质注入在半导体衬底中。如图5B所示，被注入至半导体衬底中的杂质形成注入隔离区域214。结果，可以用于形成场效应晶体管(FET)器件的有源区域212(在图5A中示出)被注入隔离区域214环绕。采用高到足以使注入的杂质穿透栅电极层206的一部分和栅极介电层204，而又不足以穿透位于栅电极层206的一部分上方的硬掩模208的能量水平实施注入(用箭头表示)。图5B示出晶圆中的两种类型的开口：去除了栅电极层206的一部分的开口209和暴露出栅电极层的开口211。在一些实施例中，注入的杂质是p型杂质，例如包含硼、铟和/或类似物等。在可选实施例中，注入的杂质是n型杂质，例如包含磷、砷、锑和/或类似物等。注入隔离区域214的导电类型与器件的有源区域的导电类型相反。
将硬掩模208的厚度设计成阻挡来自注入隔离注入物的掺杂物到达BARC层207下方的栅电极层206同时容许指定的注入剂量穿透栅极介电层204以形成注入隔离区域214。在一个实例中，当在约70keV能量下采用硼注入时，硬掩模层208是约600nm的氧化硅。当注入能量更高时，硬掩模层208相应地更厚。用于硬掩模层208的一些材料在阻挡特定掺杂物时更佳，例如，比氧化硅更密致的材料。本领域的技术人员将了解根据注入工艺参数和硬掩模层的材料特性来调节硬掩模层208的厚度。
在一些实施例中，在注入杂质之前实施在位于硬掩模层中的开口中沉积共形介电层的可选操作(图1的操作110)。如图6A和图6B所示，共形介电层216减小硬掩模层中的开口的尺寸，从而得到更小的开口218。通过更小的开口218的后续离子注入形成相应更小尺寸的注入隔离区域220。因为共形电介质还沉积在开口218的底部，调整后续离子注入参数以使期望量的掺杂物穿过共形介电层216和栅极介电层204注入至下面的衬底202。在一些实施例中，共形电介质216和硬掩模层208是相同的材料。在其他实施例中，共形电介质216和硬掩模层208是不同的材料。相对于图5A的注入隔离区域214，减小图6A的注入隔离区域220的尺寸使得供相同的硅面积使用的有源区域更大，这增加了有源区域的阱容量。
返回参照图1，在操作114中，蚀刻开口中的第一栅电极层以暴露出栅极介电层。为了确保完全去除第一栅电极层，还可以去除栅极介电层的一部分。在一些情况中，完全去除栅极介电层。如图7A和图7B所示，在硬掩模层208中形成向下穿过第一栅电极层206至栅极介电层204的开口210和213。开口210示出栅极介电层204的至少一部分保留在开口的底部的实施例，而开口213示出去除栅极介电层的实施例。
返回参照图1，在操作116中，用介电材料填充开口。如图8A和图8B中所示，用介电材料填充图7B的开口210、213以形成位于有源区域212上方且围绕有源区域212的电介质环222。在一些实施例中，介电材料是与硬掩模层208相同的材料。在其他实施例中，介电材料是不同的。介电材料可以是将提供隔离的氧化硅、氮化硅、氮氧化硅、碳掺杂的氧化硅、或金属氧化物或金属氮化物。虽然图8A在硬掩模层208上方没有示出任何介电材料，在填充开口210之后的加工过程中，可以预料到还可能会在开口周围的区域中沉积介电材料。
返回参照图1，在操作118中，去除BARC层上方的硬掩模层和介电材料。在一些实施例中，化学机械抛光(CMP)操作可以用于向下平坦化晶圆至BARC层。CMP工艺可以包括分解硬掩模层208的化学蚀刻剂以及机械抛光表面。在平坦化之后，晶圆在BARC层具有平坦表面。在操作119中，去除BARC层。例如使用基于磷酸的蚀刻剂，湿蚀刻工艺可以用于去除BARC层。可以通过采用基于氢氟酸的蚀刻剂的另一湿蚀刻去除其他氧化物。图9A和图9B是在操作119之后的晶圆的俯视图和截面图。在俯视图中，第一栅电极层206的有源区域212被电介质环222围绕。注入隔离环214嵌入电介质环222下方并且对应于电介质环222的半导体衬底202中。在去除第一栅电极层206上方的BARC层之后，电介质环222在第一栅电极层206上方伸出。伸出的高度对应于在操作118平坦化工艺之后保留的BARC层的高度。在第一栅电极层206/电介质环222和衬底202/嵌入的注入隔离214之间设置栅极介电层204。栅极介电层204在不同的区域可以具有不同的厚度。
返回参照图1，在可选操作120中，在第一栅电极层上方沉积第二栅电极层。如图10A和图10B所示，第二栅电极层224覆盖晶圆。第二栅电极层224是非平面的，如图10B所示。第二栅电极层224在电介质环222上方具有最大高度，而在远离电介质环222处(例如在有源区域的中部)具有最小高度。第二栅电极层224通常具有与第一栅电极层206相同的材料。例如，如果第一栅电极层206是多晶硅类型，那么第二栅电极层224是相同的多晶硅类型。在一些实施例中，第二栅电极层224是不同的材料，例如，具有不同掺杂量的多晶硅。
返回参照图1，在操作122中，图案化栅电极层以形成栅电极。操作包括在晶圆上方沉积光刻胶，将晶圆暴露于光图案，以及显影光刻胶以去除不想要的部分。然后蚀刻晶圆以去除在一个或多个蚀刻工艺中未被光刻胶材料保护的第一和第二栅电极层材料。如图11A和图11B所示，栅电极包括第一栅电极层的一部分和第二栅电极层的一部分，将有源区域分成源极区域226、漏极区域228和位于栅电极230下方的沟道区域。图9A的电介质环222具有位于栅电极230下方且沿着栅电极230的部分244和围绕源极区域226和漏极区域228的源极/漏极部分242。图案化第二栅电极层224以形成延伸到位于注入隔离区域214上方的全部或部分介电材料244上方的第二栅电极240。延伸部分成为栅电极的端部覆盖件232。邻接第一栅电极层238(238是指第一栅电极层206在图案化之后保留的部分)的介电材料部分是端部覆盖硬掩模244，其是图9A的电介质环222的一部分。虽然图11B示出端部覆盖硬掩模244具有位于栅极端部覆盖件232下方的一部分和未位于栅极端部覆盖件232下方的一部分，在一些实施例中，可以去除未位于栅极端部覆盖件232下方的部分。
在源极和漏极区域注入工艺期间，围绕源极区域226和漏极区域228的介电材料242是注入掩模。使用区域242作为掩模增大了源极和漏极区域重叠的工艺窗口。可以在该操作中或在后续工艺中去除位于源极区域226和漏极区域228中且围绕注入隔离区域234的栅极介电层。为了确保从未被光刻胶覆盖的区域完全去除栅极介电层材料，可以在多晶硅干蚀刻之后使用湿蚀刻。
返回参照图1，在可选操作124中，在注入有源区域之前沉积并图案化光刻胶。如图12A和图12B所示，光刻胶246与介电材料242的一部分重叠，如在图12A中围绕介电材料242的虚线所示，以及与用于限定将要被注入的有源区域的端部覆盖硬掩模244的一部分重叠。返回参照图1，在操作126中，通过采用介电材料作为注入掩模将掺杂物注入到半导体衬底中以在有源区域中形成源极和漏极区域。图12B包括如箭头所示的注入。将掺杂物注入到位于有源区域中的衬底202、栅电极230、围绕源极区域226和漏极区域228的介电材料242、以及光刻胶246中。介电材料242的厚度足以吸收掺杂物并且阻止任何注入到达下面的注入隔离区域。介电材料的厚度(如图12B所示的T1)取决于第一栅电极238和在操作119中被去除的BARC层的厚度。因此，根据操作126中所用的注入能量来设计这些层的厚度。
在一个实例中，在约15keV能量下使用含磷掺杂物进行注入。介电材料的厚度(图12B的T1)为至少80nm以阻挡掺杂物到达下面的注入隔离区域。栅电极在栅电极中央附近的最小高度处的厚度(图12B的T2)可以是约100nm。根据本发明的各实施例，根据对各种结构的注入要求，T2可以大于或小于T1。
对晶圆进行退火以活化各掺杂物。在退火期间，当掺杂物迁移时，注入区域扩散并且改变形状，因而沿着栅电极的长度测量的注入隔离区域的宽度相对于沉积时的宽度可能增大。换句话说，即使在形成时注入隔离区域与第一栅电极层238自对准，在退火之后可能不再对准。
返回参照图1，在可选操作128中，在注入有源区域之后去除围绕有源区域的介电材料的一部分。在一些实施例中，首先通过沉积光刻胶以及图案化光刻胶，然后通过湿蚀刻或干蚀刻来蚀刻暴露的介电材料从而去除介电材料部分。在一些实施例中，不使用光刻胶而栅电极用作蚀刻掩模。在又一些实施例中，未将介电材料去除。
返回参照图1，在操作130中，形成位于源极和漏极区域的一部分上方的源极接触件和漏极接触件。源极和漏极区域的形成以及接触件的形成的详情是本领域中已知的，因而在本文中不再描述。
如所论述的，本发明的各实施例可以用于形成不同的半导体器件。一种这样的器件是图像传感器。图13A和图13B是具有三个晶体管的示例性图像传感器1300的布局及其电路图。图像传感器1300包括光电二极管1301、转移晶体管1303、复位晶体管1305和源极跟随晶体管1307。在半导体器件的整个周围、在转移晶体管1303和复位晶体管1305之间、在复位晶体管1305和源极跟随晶体管1307之间、以及在源极跟随晶体管1307和光电二极管1301之间形成注入隔离区域1309。对于典型的图像传感器，注入隔离区域是p型。光电二极管1301包括深n阱1313和位于深n阱1313的一部分上方的浅p阱1311。如电路图中所示，将转移晶体管1303的源极连接至光电二极管1301，将转移晶体管1303的漏极连接至复位晶体管1305的源极和源极跟随晶体管1307的栅极。将复位晶体管1305的漏极和源极跟随晶体管1307的漏极都连接至电压源VDD。在图13A中，通过延伸转移晶体管1303的漏极和复位晶体管1305的源极至重叠来形成转移晶体管1303的漏极和复位晶体管1305的源极之间的连接。通过在布局上方使用金属层来形成源极跟随晶体管1307的栅极和转移晶体管1303的漏极/复位晶体管1305的源极之间的连接。
根据一些实施例，一种器件包括半导体衬底和从半导体衬底的顶面延伸至半导体衬底中的注入隔离区域。栅极结构设置在有源区域的一部分和注入隔离区域上并且包括栅极介电层、两个端部覆盖硬掩模和栅电极。栅极介电层设置在有源区域的该部分上方并且至少部分地位于注入隔离区域上方。两个端部覆盖硬掩模中的每一个硬掩模都设置在位于注入隔离区域上方的栅极介电层的一部分上。栅电极设置在两个端部覆盖硬掩模的至少一部分和栅极介电层上。因为端部覆盖硬掩模用作注入掩模，在两个端部覆盖硬掩模中出现有源区域中的一种或多种掺杂物种类。
根据各个实施例，栅电极沿着栅极结构的长度具有不同的厚度。栅电极的最小高度可以低于两个端部覆盖硬掩模的最大高度。
根据又一些实施例，一种方法包括在半导体衬底上方形成栅极介电层、第一栅电极层、底部抗反射涂层(BARC)和硬掩模层；图案化硬掩模以在硬掩模中形成开口；以及通过开口蚀刻栅电极层以暴露出栅极介电层。然后注入杂质，其中杂质穿透栅极介电层的一部分以在半导体衬底中形成注入隔离区域。在暴露出栅极介电层之后用介电材料填充开口。在介电材料和第一栅电极层上方形成第二栅电极层之前去除各层。图案化第一栅电极层和第二栅电极层以形成栅电极，栅电极的端部与介电材料部分重叠。介电材料用作注入掩模用于对半导体衬底的有源区域的注入。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的主旨和范围的情况下，做各种不同的改变、替换和更改。此外，本申请的范围预期并不限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明的发明内容将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本上相同的功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求应该在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (10)

1.一种器件，包括：
半导体衬底，具有有源区域；
注入隔离区域，围绕所述有源区域并且从所述半导体衬底的顶面延伸至所述半导体衬底中；
栅极结构，位于所述有源区域的一部分和所述注入隔离区域上，其中，所述栅极结构的两个端部至少部分地延伸在所述注入隔离区域上方；并且，
其中，所述栅极结构包括：
栅极介电层，位于所述有源区域的所述部分上方并且至少部分地位于所述注入隔离区域上方；
两个端部覆盖硬掩模，每一个都位于所述注入隔离区域上方的栅极介电层的一部分上；以及
栅电极，设置在所述两个端部覆盖硬掩模的至少一部分和所述栅极介电层上；以及，
其中，所述有源区域中的一种或多种掺杂物种类出现在所述两个端部覆盖硬掩模中。
2.根据权利要求1所述的器件，其中，所述栅电极在所述栅极结构的中央和所述栅极结构的端部具有不同的厚度。
3.根据权利要求1所述的器件，其中，所述栅电极的最小高度低于所述两个端部覆盖硬掩模的最大高度。
4.根据权利要求1所述的器件，其中，所述端部覆盖硬掩模的宽度等于或小于所述注入隔离区域沿着栅电极长度的宽度。
5.根据权利要求1所述的器件，其中，所述有源区域位于金属氧化物半导体(MOS)器件中，并且所述MOS器件的所述注入隔离区域和所述有源区域具有相反的导电类型。
6.根据权利要求1所述的器件，其中，所述有源区域包括光电二极管的一部分，并且所述注入隔离区域具有p型导电性。
7.根据权利要求1所述的器件，其中，所述两个端部覆盖硬掩模包含氧化硅。
8.一种方法，包括：
在半导体衬底上方形成栅极介电层；
在所述栅极介电层上方形成第一栅电极层；
在所述第一栅电极层上形成底部抗反射涂层(BARC)；
在所述BARC上方形成硬掩模层；
在所述硬掩模层中形成开口以暴露出所述第一栅电极层或所述栅极介电层；
注入杂质，其中，所述杂质穿透所述栅极介电层以在所述半导体衬底中形成围绕所述半导体衬底的有源区域的注入隔离区域；
在所述开口中蚀刻所述第一栅电极层以暴露出所述栅极介电层；
用介电材料填充所述开口；
去除位于所述BARC上方的硬掩模层和介电材料；
去除所述BARC；
在所述介电材料和所述第一栅电极层上方形成第二栅电极层；
图案化栅电极，其中，所述栅电极的端部与所述介电材料部分重叠；以及
采用所述介电材料作为注入掩模对所述半导体衬底的有源区域进行注入。
9.根据权利要求8所述的方法，其中，将被注入隔离区域围绕的多个有源区域中的每一个有源区域连接起来以形成图像传感器。
10.根据权利要求8所述的方法，其中，在所述硬掩模层中形成开口包括去除位于所述硬掩模层中的开口的底部的所述第一栅电极层的一部分。
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