TW201415634A - 半導體裝置及其製造方法 - Google Patents

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Tzu-Hsuan Hsu
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Abstract

一種半導體裝置，包括：一半導體基底與一佈植隔離區域，圍繞著主動區域且由半導體基底之一頂表面延伸至半導體基底中。一閘介電層，於部份的主動區域上，且延伸於佈植隔離區域上。一閘電極，沉積閘介電層上；兩個末端蓋硬遮罩，位於佈植隔離區域上方的閘介電層與閘電極層之間。兩個末端蓋硬遮罩包括相同於佈植於主動區域的摻質。

Description

半導體裝置及其製造方法
本發明係有關於半導體裝置及其製程，特別係有關於具有佈植隔離的半導體裝置及其製造方法。
在積體電路的製造過程中，積體電路的尺寸不斷地微縮化。舉例來說，互補式金氧半影像影像感測(CMOS image sensor,CIS)晶片具有逐漸縮小的畫素尺寸(pixel size)。因此，CIS晶片的DC與雜訊性能(noise performance)的要求越來越嚴格。藉由井植入(well implantation)製程形成的佈植隔離(implant isolation)區域從而取代了傳統的淺溝隔離(shallow trench isolation,STI)區域以隔離裝置。以植入製程形成佈植隔離區域取代STI區域，消除了形成STI區域對矽表面造成的損害。
佈植隔離區域係由將雜質(impurity)植入部份的基底所形成，圍繞著積體電路裝置的欲被隔離的主動區域。佈植隔離區域難以控制積體電路裝置的元件疊對(overlay)的準確性。若閘電極未對準(misalign)佈植隔離區域，閘電極無法完全將源極區域與汲極區域之間的通道分開，因而形成漏電路徑(leakage path)。施加高電壓至佈植隔離區域上的閘電極可形成 寄生(parasitic)電晶體。
本發明提供一種半導體裝置，包括：一半導體基底；一佈植隔離區域，由半導體基底之一頂表面延伸至半導體基底中；一閘結構，設置於部份的主動區域與佈植隔離區域之上，且閘結構包括：一閘介電層、兩個末端蓋硬遮罩(end cap hardmasks)、以及一閘電極。前述兩個末端蓋係各自位於該佈植隔離區域上的部份該閘介電層上。閘電極係設置於至少一部份的該兩個末端蓋硬遮罩與該閘介電層上。因為末端蓋被當作植入遮罩(implant mask)，主動區域中的一或多個掺質物種(species)存在於該兩個末端蓋硬遮罩。
根據不同實施例，閘電極沿著閘結構的長度方向具有不同的厚度。閘結構的最小高度小於兩個末端蓋硬遮罩的最大高度。
本發明亦一種半導體裝置的製造方法，包括：形成一閘介電層於一半導體基底上；形成一第一閘電極層於閘介電層上；形成一底抗反射塗層(bottom anti-reflective coating,BARC)於第一閘電極層上；形成一硬遮罩層於底抗反射塗層上；形成一開口於硬遮罩層中以暴露出第一閘電極層或閘介電層；植入一雜質(impurity)，其中雜質穿透過閘介電層以在半導體基底中形成圍繞著半導體基底之一主動區域的一佈植隔離區域；蝕刻位於開口中的第一閘電極層以暴露出閘介電層；以一介電材料填入開口；移除硬遮罩層與底抗反射塗層上方的介電材料；移除底抗反射塗層；形成一第二閘電極層於介電材 料與第一閘電極層上方；圖案化成一閘電極，其中部份的閘電極之末端與介電材料重疊；以及使用介電材料作為一佈植遮罩以佈植半導體基底的主動區域動。
A-A’‧‧‧截線
202‧‧‧基底
204‧‧‧閘介電層
206、224、238‧‧‧閘電極層
207‧‧‧底抗反射塗層
208‧‧‧硬遮罩層
209、210、211、213、218‧‧‧開口
212‧‧‧主動區域
214、220‧‧‧佈植隔離區域
216‧‧‧保角介電層
222‧‧‧介電環
226‧‧‧源極區域
228‧‧‧汲極區域
230、240‧‧‧閘電極
232‧‧‧末端蓋
234‧‧‧佈植隔離區域
242‧‧‧介電材料
244‧‧‧末端蓋硬遮罩
246‧‧‧光阻
T1、T2‧‧‧厚度
第1圖為具有佈植隔離區域的半導體結構之各種製造方法實施例的流程圖；第2A與2B圖係根據一些實施例繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖；第3A與3B圖係根據一些實施例繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖；第4A與4B圖係根據一些實施例繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖；第5A與5B圖係根據一些實施例繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖；第6A與6B圖係根據一些實施例繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖；第7A與7B圖係根據一些實施例繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖；第8A與8B圖係根據一些實施例繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖；第9A與9B圖係根據一些實施例繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖；第10A與10B圖係根據一些實施例繪示出製造半導體裝 置之中間步驟的上視圖與剖面示意圖；第11A與11B圖係根據一些實施例繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖；第12A與12B圖係根據一些實施例繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖；第13A與13B圖係根據一些實施例繪示出裝置的的配置圖與電路圖。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
本發明根據不同示範實施例提供一種形成佈植隔離區域以及形成一或多個半導體裝置於相鄰於佈植區域的主動區域之方法。以下將說明形成上述佈植隔離區域與裝置的中間步驟。各實施例的差異將被闡明。在各個圖示與示範實施例中，相同的標號來表示相同或相似的元件。
佈植隔離區域係用以將形成於半導體中的電子元件互相隔離。這些電子元件包括二極體(例如，光二極體與肖特基(Schottky)二極體)、電晶體(例如，場效電晶體、雙極性接面(bipolar junction)電晶體)、及其他電子元件(例如，整流器(rectifier)、閘流體(thyristor)、與電容器)。這些電子元件之組合或本身為用於不同應用的半導體裝置。舉例來說，影像感測器中的像素包括一或多個光二極體以及三個或三個以上的電 晶體連接至該一或多個光二極體。另一個例子，使用一些(通常為六或八個)電晶體以形成靜態隨機存取(static random-access)記憶體的一部份。
藉由植入掺質(dopant)至半導體基底中以形成圍繞著一電晶體的佈植隔離區域，掺質的導電型態相反於電晶體之主動區域的導電型態。形成橫跨主動區域的閘結構以控制電晶體。在正常的運作期間，佈植區域防止電流經由閘結構的末端洩露並消除來自其他電子元件的雜訊效應。為了確保電流不會橋接(bridge)電晶體的通道(channel)區域，閘結構會伴隨著末端蓋(end cap)而形成，末端蓋形成於閘結構的兩個末端，且至少部份的末端蓋與圍繞著電晶體的隔離區域至少部分重疊。在沒有末端蓋的情形下，微小的失準(misalignment)將露出一部份的通道區域，並使通道區域橋接成漏電路徑。然而，當施加高電壓至閘極時，在佈植隔離區域上使用末端蓋會造成寄生電晶體的形成。具體而言，寄生電晶體會包括：末端蓋作為閘極，以及末端蓋下方的佈植隔離區域作為通道區域，並且寄生電晶體從其宿主(host)電晶體轉移能量。寄生電晶體會因為有效通道寬度的減少與干擾電場的產生而影響宿主電晶體的效能。若形成寄生電晶體，將提高宿主電晶體之起始電壓並增加耗電量。
根據本發明不同實施例，揭示一種利用佈植隔離區域的半導體裝置，其可降低或消除形成寄生電晶體的可能性。本發明不同實施例亦揭示形成該半導體裝置的製造方法。在佈植隔離區域與其上方的一部份閘極之間使用末端蓋硬遮 罩(hard mask)以降低形成寄生電晶體的可能性。末端蓋硬遮罩亦可作為佈植主動區域的佈植遮罩(implant mask)。在遮罩堆疊中形成開口，以將掺質植入開口底部的佈植隔離區域中。掺質可經過遮罩堆疊的一或多個層，其包括閘電極層與閘介電層。接著，在開口中沉積介電材料，且選擇性地(selectively)移除第一閘電極層上方的材料以在第一閘電極層上方留下介電材料的突出(protruding)部份。當形成時，介電材料與佈植隔離區域將自我對準(self-aligned)。在介電材料與第一閘電極層上形成第二閘電極層。因為介電材料的突出部份，第二閘電極層會不平坦。接著，圖案化且形成閘電極。閘電極包括在其末端的末端蓋部份，至少一部份的末端蓋位於介電材料上的佈植隔離區域上方。使用圍繞著主動區域的介電材料作為硬遮罩以佈植主動區域。可視情況地移除部份的介電材料。在一些實施例中，係在兩個硬遮罩的沉積製程之間實施植入製程，以降低佈植隔離區域的臨界尺寸(critical dimension)。
第1圖為根據本發明各種形態，具有佈植隔離區域的半導體結構之製造方法實施例的流程圖。第2A/2B圖~第12A/12B圖係根據第1圖所示的流程圖之各種方法實施例而繪示出製造半導體裝置之中間步驟的上視圖與剖面示意圖。具有標號“A”的圖式為上視圖，其顯示截線A-A’。截線A-A’為具有標號“B”的剖面示意圖的截面。以下具有標號“A”與“B”的所有圖式都具有相同的截線，故不對每個圖式作重複的敘述。應注意的是，以下的圖式並未依照比例繪示。在本發明中，晶圓(wafer)是指未完成的工件(workpiece)，其包括基底 以及各種形成於基底中或基底上的層。
請參照第1圖，流程100圖包括步驟102，在半導體基底上形成閘介電層。第2A與2B圖係根據第1圖之步驟102所繪示的晶圓200之上視圖與剖面示意圖。提供基底202。一些實施例中，基底202為矽塊(bulk silicon)基底。另一些實施例中，基底202為矽覆絕緣體(silicon-on-insulator,SOI)基底。又一些實施例中，基底202係由其他半導體材料所形成，例如，碳化矽、鍺化矽、或III-V化合物半導體材料等。閘介電層204可包括氧化物、氮化物、氮氧化物、碳化物、或前述之組合。閘介電層204可為熱成長(thermally grown)氧化矽，且其厚度可為20~200埃。一些實施例中，閘介電層為約70埃。另一些實施例中，閘介電層204為高介電常數(high-k)材料，例如，矽酸鉿、矽酸鋯、二氧化鉿、與二氧化鋯。
請參照第1圖，在步驟104中，第一閘電極層形成於閘介電層上。第3A與3B圖包括形成於閘介電層204上的閘電極層206。閘電極層206可為多晶矽，其形成於由氧化矽所組成的閘介電層上。此外，閘電極層206可由金屬所形成，例如，鉭、鎢、氮化鉭、與氮化鈦，閘電極層206形成於由高介電材料層所組成的閘介電層204上。
請參照第1圖，在步驟105中，底抗反射塗層(bottom anti-reflective coating,BARC)形成於第一閘電極層上。第3B圖包括形成於閘電極層206上的BARC層207。BARC層206防止在隨後的光微影(photolithography)製程中的輻射反射出下方的層並與曝光製程相互干擾。這樣的干擾會增加光微 影製程的臨界尺寸。使用習知的沉積製程沉積BARC層207。可根據在隨後製程中用於阻擋佈植摻質的佈植遮罩之厚度來指定BARC層的厚度。
請參照第1圖，在步驟106中，硬遮罩層形成於第一閘電極層上方。第3A與3B圖包括形成於閘電極層206上方的硬遮罩層208。硬遮罩層208具有足夠的厚度以掩蓋下方的閘電極層206，或者至少保護閘介電層204免於受到形成佈植隔離區域之離子植入製程的影響。針對多晶矽閘電極，微量的植入閘電極層206不會影響製得的裝置，這是因為閘電極的摻雜濃度遠高於隔離佈植。舉例來說，高能離子植入製程大於約50keV，硬遮罩層可大於1000埃。一些實施例中，硬遮罩208包括氮化矽。另一些實施例中，硬遮罩208係由其他介電材料所形成，例如，氮氧化矽、碳化矽、或氧化矽。
請參照第1圖，在步驟108中，開口形成於硬遮罩層中以露出第一閘電極層或閘介電層。如第4A與4B圖所示，圖案化硬遮罩208以形成開口210。開口如210所示，其露出第一閘電極層206。可移除閘電極層206的一部份。雖然第4B圖中的開口210像單獨分開的開口，其可為如第4A圖所示的圍繞著主動區域212之開口210的一部份。一些實施例中，如第4A圖所示，開口210為矩形。在另一些實施例中，開口210具有其他排列與形狀，這是取決於被隔離裝置的形狀。在硬遮罩層208上先沉積光阻層，再圖案化光阻層。在顯影並移除部份光阻層後，更進一步地在硬遮罩層208中進行蝕刻步驟，其可部份地或完全地移除閘電極層206。舉例來說， 可使用氟基化學(fluorine based chemistry)或氯基化學(chlorine based chemistry)進行開口210的蝕刻，例如，以四氟化碳或氯作為蝕刻劑。
請回頭參照第1圖，在步驟112中，透過閘介電層將雜質植入半導體基底中。如第5B所示，在半導體基底中植入雜質以形成佈植隔離區域214。如此一來，佈植隔離區域214環繞著(encircle)可用於形成場效電晶體(field-effect transistor,FET)的主動區域212。使用足夠高的能階(energy level)進行植入雜質的植入製程(由箭頭標示)以穿過部份的閘電極層206與閘介電層204，但此能階不足以穿過部份閘電極層206上方的硬遮罩208。第5B圖顯示在晶圓中的兩種型態的開口：開口209中一部份的閘電極層206被移除、以及開口211中露出閘電極層。一些實施例中，植入的雜質為p型雜質，例如，其包括硼、及/或銦等。另一些實施例中，植入的雜質為n型雜質，例如，包括磷、砷、及/或銻等。佈植隔離區域214的導電形態相反於裝置的主動區域之導電型態。
設計硬遮罩208之厚度以阻擋植入佈植隔離的掺質延伸至BARC層207下方的閘電極層206，同時允許一定量的佈植劑量穿過閘介電層204以形成佈植隔離區域214。
在一範例中，硬遮罩層208為約600nm厚的氧化矽而植入製程係在約70keV的能量下植入硼。當植入製程的能量較高時，硬遮罩層208也相對應地變高。某些用於硬遮罩層208地材料對於特定的掺質有較好的阻擋效果，例如，密度高於氧化矽的材料。本領域中具有通常知識者能知道可根據植 入製程的參數與硬遮罩層的材料性質以調整硬遮罩層208之厚度。
一些實施例中，可在植入雜質前視情況地在硬遮罩層的開口中進行保角(conformal)介電層的沉積步驟(第1圖的步驟110)。如第6A與6B圖所示，保角介電層216縮小硬遮罩層的開口之尺寸，因此產生較小的開口218。隨後通過較小開口218的離子植入製程形成相對較小尺寸的佈植隔離區域220。因為保角介電層亦沉積於開口218的底部，調整隨後的離子植入製程之參數以使理想的掺質穿過保角介電層218與閘介電層204植入於下方的基底。一些實施例中，保角介電層216與硬遮罩層208為相同材料。另一些實施例中，保角介電層216與硬遮罩層208為不同材料。相對於第5A圖的佈植隔離區域214，縮小第6A圖的佈植隔離區域220之尺寸讓在相同面積的矽中有更大的主動區域可使用，進而提高主動區域的井容量(well capacity)。
請回頭參照第1圖，在步驟114中，蝕刻開口中的第一閘電極層以露出閘介電層。為了確保完全移除第一閘電極層，部份的閘介電層也可被移除。某些實例中，閘介電層完全被移除。如第7A與7B圖所示，開口210與213形成於硬遮罩層208中，並穿過第一閘電極層206下至閘介電層204。開口210顯示一實施例中部份的閘介電層204遺留於開口的底部，而開口213顯示一實施例中閘介電層被完全移除。
請回頭參照第1圖，在步驟116中，以介電材料填入開口。如第8A與8B圖所示，以介電材料填入開口210、 213以形成位於主動區域212上方且圍繞著主動區域212的介電環(ring)222。一些實施例中，介電材料與硬遮罩層208為相同材料。另一些實施例中，介電材料與硬遮罩層208為不同材料。介電材料可為氧化矽、氮化矽、氮氧化矽、碳摻雜氧化矽(carbon doped silicon oxide)、或可提供隔離的金屬氧化物或金屬氮化物。雖然第8A圖未顯示任何硬遮罩層208上方的層，在經過填充開口210後，會有介電材料沉積於開口周圍的區域。
請回頭參照第1圖，在步驟118中，移除BARC層上方的硬遮罩層與介電材料。一些實施例中，可使用化學機械研磨(chemical mechanical polishing,CMP)製程以平坦化晶圓下至BARC層。CMP製程可包括化學蝕刻劑，化學蝕刻劑可分解硬遮罩層208同時物理性地研磨表面。經過平坦化後，晶圓在BARC層處具有平坦表面。在步驟119中，移除BARC層。可使用濕蝕刻以移除BARC層，例如，透過磷酸基蝕刻劑。可藉由使用氫氟酸基蝕刻劑的另一道濕蝕刻製程移除額外的氧化物。第9A與9B圖為經過步驟119後的晶圓之上視圖與剖面示意圖。在上視圖中，介電環222圍繞著第一閘電極層206的主動區域212。在半導體基底202中內埋(embedd)佈植隔離環214，佈植隔離環214位於介電環222下方且對應到介電環222。在移除第一閘電極層206上的BARC層後，介電環突出(protrude)至第一閘電極層206上方。突出部份之高度對應到經過步驟118的平坦化製程後的殘留BARC層的高度。閘介電層204係沉積於第一閘電極層206與介電環222之間以及基底202與內埋的佈植隔離214之間。在不同的區域中，閘介電層可具 有不同的厚度。
請回頭參照第1圖，在選擇性(optional)步驟120中，第二閘電極層沉積於第一閘電極層上。如第10A與10B圖所示，第二閘電極層224覆蓋晶圓。如第10B圖所示，第二閘電極層224為不平坦的。在介電環222上方，第二閘電極層224具有最大高度，而在遠離介電環222處，第二閘電極層222具有最小高度(例如，主動區域的中央)。通常第二閘電極層224與第一閘電極層206的材料相同。舉例來說，若第一閘電極層206為一種多晶矽，第二閘電極層則為相同種多晶矽。一些實施例中，第二閘電極層224與第一閘電極層206的材料不同，例如，具有不同摻雜量的多晶矽。
請回頭參照第1圖，在步驟122中，閘電極層經過圖案化形成閘電極。此步驟包括在晶圓上沉積光阻、在光圖案(light pattern)下曝光晶圓、以及顯影光阻以移除不需要的部份。接著，以一或多道蝕刻製程蝕刻晶圓以移除未被光阻材料保護的第一與第二閘電極層材料。如第11A與11B圖所示，閘電極包括部份的第一閘電極層與部份的第二閘電極層，閘電極230將下方的主動區域分成源極區域226、汲極區域228、及通道區域。第9A圖的介電環222具有一部份224位於閘電極230下方且沿著閘電極230以及一源/汲部份242圍繞著源極區域226、汲極區域228。圖案化第二閘電極層224以形成第二閘電極240，第二閘電極240延伸於整個或部份的介電材料244上，介電材料244位於佈植隔離區域214上方。延伸的部份成為閘電極的末端蓋232。鄰接第一閘電極層238(238所 指過圖案化後第一閘電極層206的殘留部份)的部份介電材料為末端蓋硬遮罩244，其為第9A圖的介電環222之一部份。儘管第11B圖顯示出末端蓋硬遮罩244具有位於閘末端蓋232下方的部份以及不位於閘末端蓋232下方的部份，在一些實施例中，不位於閘末端蓋232下方的部份可被移除。
圍繞著源極區域226與汲極區域228的介電材料242係在源極與汲極植入製程期間的佈植遮罩。利用區域242作為遮罩增加了源極與汲極區域之疊加的製程寬裕度(process window)。可在此步驟或隨後的製程中移除位於源極區域226與汲極區域228中並圍繞著佈植隔離區域234的閘介電層。為了確保從未被光阻覆蓋的區域完全移除閘電極層材料，可在乾蝕刻多晶矽後使用濕蝕刻。
請回頭參照第1圖，在選擇性(optional)步驟124中，在佈植主動區域之前沉積並圖案化光阻。如第12A與12B圖所示，光阻246與部份介電材料242重疊(如第12A圖中介電材料242周圍的虛線)，而部份的末端蓋硬遮罩244定義出要佈植的主動區域。請回頭參照第1圖，在步驟216中，藉由使用介電材料作為佈植遮罩，在半導體基底中植入掺質以形成汲極與源極區域。第12B圖包括植入製程(如箭頭)。掺質係被植入於基底202的主動區域、閘電極230、圍繞著源極區域226與汲極區域228的介電材料242、以及光阻246中。介電材料242具有足夠的厚度以吸收掺質並防止任何植入製程觸及下方的佈植隔離區域。介電材料的厚度(如第12B圖中的T1)係取決於步驟119中被移除的第一閘電極層238與BARC層之厚度。 因此，這些層的厚度是根據步驟126所使用的植入能量(implantation energy)而設計的。
在一範例中，使用磷掺質與約15keV能量的植入製程。介電材料之厚度(第12B圖的T2)至少為80nm以阻擋掺質到達下方的佈植隔離區域。閘電極中心周圍的最小高度可為約100nm。根據本發明不同實施例，T2可大於或小於T1，這取決於不同結構的植入需求。
將晶圓退火以活化各個掺質。在退火製程期間，當掺質遷移(migrate)時，植入區域擴散並改變形狀，因此，沿著閘電極長度而測量的佈植隔離區域之寬度大於沉積時的寬度。換句話說，就算佈植隔離區域形成時會自我對準第一閘電極層238，在經過退火製程後可能會失準。
請回頭參照第1圖，在選擇性(optional)步驟128中，在經過佈植主動區域後，圍繞著主動區域的部份介電材料被移除。一些實施例中，係藉由先沉積光阻、圖案化光阻、接著由乾或濕蝕刻製程蝕刻露出的介電材料等步驟來移除介電材料。一些實施例中，未使用光阻且以閘電極作為蝕刻遮罩。又一些實施例中，介電材料未被移除。
請回頭參照第1圖，在步驟130中，在源極與汲極區域上形成源極接點與汲極接點。源極與汲極區域以及源極與汲極接點的詳細形成方法在此領域中係廣為所知的，故在此不詳述。
如上所述，本發明之各個實施例可用於形成不同的半導體裝置。其中一種為影像感測器。第13A與13B圖為 具有三個電晶體的範例影像感測器1300的配置圖與其電路圖。影像感測器1300包括光二極體1301、轉移(transfer)電晶體1303、重置(reset)電晶體1305、源極隨耦(source follower)電晶體1307。佈植隔離區域1309形成於半導體裝置各處且位於轉移電晶體1303與重置電晶體1305之間、重置電晶體1305與源極隨耦電晶體1307之間、以及源極隨耦電晶體1307與光二極體1301之間。在一個典型的影像感測器中，佈植隔離區域為p型。光二極體1301包括深n井1313及部份深n井1313上的淺p井1311。如電路圖所示，轉移電晶體1303的源極連接至光二極體1301、轉移電晶體1303的汲極連接至重置電晶體1305的源極與源極隨耦電晶體1307源極的閘極。重置電晶體1305與源極隨耦電晶體1307兩者的汲極都連接至電壓供應器VDD。第13A圖中，藉由延伸轉移電晶體1303的汲極與重置電晶體1305的源極以使它們重疊而形成轉移電晶體1303的汲極與重置電晶體1305的源極之間的連接。藉由在此配置上使用金屬層以形成源極隨耦電晶體1307源極的閘極與轉移電晶體1303的汲極/重置電晶體1305的源極之間的連接。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟， 任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括前述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。
A-A’‧‧‧截線
224‧‧‧閘電極層
226‧‧‧源極區域
228‧‧‧汲極區域
230‧‧‧閘電極
242‧‧‧介電材料
244‧‧‧末端蓋硬遮罩
246‧‧‧光阻

Claims (10)

  1. 一種半導體裝置，包括：一半導體基底，具有一主動區域；一佈植隔離區域，圍繞著該主動區域且由該半導體基底之一頂表面延伸至該半導體基底中；一閘結構，位於部份的該主動區域與該佈植隔離區域之上，其中該閘結構的兩個末端至少有一部份延伸至該佈植隔離區域上；且其中該閘結構包括：一閘介電層，位於部份的該主動區域上，且至少一部份的該閘介電層位於該佈植隔離區域上；兩個末端蓋硬遮罩(end cap hardmasks)，各自位於該佈植隔離區域上的部份該閘介電層上；以及一閘電極，設置於至少一部份的該兩個末端蓋硬遮罩與該閘介電層上；其中該主動區域中的一或多個掺質物種(species)存在於該兩個末端蓋硬遮罩。
  2. 如申請專利範圍第1項所述之半導體裝置，其中在該閘結構的中心與該閘結構的末端之厚度不同。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該閘結構的最小高度小於該兩個末端蓋硬遮罩的最大高度。
  4. 如申請專利範圍第1項所述之半導體裝置，其中沿著該閘電極的一長度，該末端蓋硬遮罩的一寬度等於或小於該佈植隔離區域的一寬度。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該主動區 域包括一部份的光二極體，且其中該佈植隔離區域具有p型導電型態，其中該主動區域更包括三個或三個以上電晶體。
  6. 一種半導體裝置的製造方法，包括：形成一閘介電層於一半導體基底上；形成一第一閘電極層於該閘介電層上；形成一底抗反射塗層(bottom anti-reflective coating,BARC)於該第一閘電極層上；形成一硬遮罩層於該底抗反射塗層上；形成一開口於該硬遮罩層中以暴露出該第一閘電極層或該閘介電層；植入一雜質(impurity)，其中該雜質穿透過該閘介電層以在該半導體基底中形成圍繞著該半導體基底之一主動區域的一佈植隔離區域；蝕刻位於該開口中的該第一閘電極層以暴露出該閘介電層；以一介電材料填入該開口；移除該硬遮罩層與該底抗反射塗層上方的該介電材料；移除該底抗反射塗層；形成一第二閘電極層於該介電材料與該第一閘電極層上方；圖案化一閘電極，其中該閘電極之末端與該介電材料部份重疊；以及使用該介電材料作為一佈植遮罩以佈植該半導體基底的該 主動區域。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，更包括在佈植該主動區域之後，移除圍繞著該主動區域的該介電材料之一部份。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，更包括在植入該雜質前沉積一保角介電層於該開口中。
  9. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該主動區域包括一光二極體。
  10. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中形成一開口於該硬遮罩層中包括：移除位於該硬遮罩層之該開口底部中的部份該第一閘電極層。
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