JP2006120718A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 シリコン基板上に形成されるトランジスタの導電型によらず、移動度を向上させる。
【解決手段】 半導体装置は、シリコン基板１上にPMOSトランジスタ２と、NMOSトランジスタ３とを備えている。いずれのトランジスタも、シリコン基板１上に形成されるゲート絶縁膜４と、このゲート絶縁膜４上に形成されるゲート電極５ａ，５ｂとを有する。ゲート電極５ａ，５ｂは例えばタングステン（Ｗ）で形成されている。PMOSトランジスタ２のゲート電極５ａとNMOSトランジスタ３のゲート電極５ｂとに、互いに異なる応力を持たせる。
【選択図】 図１

Description

本発明は、シリコン基板上に絶縁層を介して導電層を形成する半導体装置およびその製造方法に関する。
半導体集積回路の微細化が進むにつれて、従来のポリシリコン電極に変わって、ゲート空乏層のない金属材料からなるゲート電極が用いられるようになった。シリコン半導体の駆動力を向上させる手法として、チャネル部分に応力を加えて歪ませて移動度を向上させ、トランジスタの駆動電流の増加を図ることができる（特許文献１参照）。
しかしながら、金属材料からなるゲート電極が本来持つ応力は、圧縮応力と引っ張り応力のいずれか一方だけであり、PMOSトランジスタとNMOSトランジスタのいずれか一方しか移動度を向上させることができず、移動度が向上するトランジスタとは異なるトランジスタについては、逆に移動度が低下するおそれもあった。
特開2002-93921公報
本発明は、シリコン基板上に形成されるトランジスタの導電型によらず、移動度を向上させることができる半導体装置およびその製造方法を提供する。
本発明の一態様によれば、シリコン基板上に絶縁層を介して形成される金属を含む導電層を備え、前記導電層は、不純物を注入して形成され他の領域とは異なる応力を持つ応力変化領域を有する。
また、本発明の一態様によれば、シリコン基板上に形成される絶縁層と、前記絶縁層上に形成される第１導電層と、前記第１導電層上に形成される金属を含む第２導電層と、を備え、前記第２導電層は、不純物を注入して形成され他の領域とは異なる応力を持つ応力変化領域を有する。
本発明によれば、導電層の一部のみの応力を変化させるため、圧縮応力と引っ張り応力の両方の特性を持つことができ、PMOSトランジスタとNMOSトランジスタのいずれであっても、移動度を向上させることができる。
以下、図面を参照しながら、本発明の一実施形態について説明する。
（第１の実施形態）
図１は本発明の第１の実施形態による半導体装置の断面構造を示す断面図である。図１の半導体装置は、シリコン基板１上に隣接して形成されるPMOSトランジスタ２と、NMOSトランジスタ３とを備えている。いずれのトランジスタも、シリコン基板１上に形成されるゲート絶縁膜４と、このゲート絶縁膜４上に形成されるゲート電極５ａ，５ｂとを有する。ゲート電極５ａ，５ｂは例えばタングステン（Ｗ）で形成されている。
PMOSトランジスタ２のゲート電極５ａは引っ張り応力を持つのに対して、NMOSトランジスタ３のゲート電極５ｂは圧縮応力を持っている。チャネル領域６ａ，６ｂには、ゲート電極５ａ，５ｂとは逆の応力が働くため、PMOSトランジスタ２のチャネル領域６ａは圧縮応力を持ち、NMOSトランジスタ３のチャネル領域６ｂは引っ張り応力を持つ。
PMOSトランジスタ２は、そのチャネル領域６ａが圧縮応力を持つ方が移動度がより向上する。同様に、NMOSトランジスタ３は、そのチャネル領域６ｂが引っ張り応力を持つ方が移動度がより向上する。これにより、図１の半導体装置は、PMOSトランジスタ２とNMOSトランジスタ３の双方とも、移動度を向上できる。
図２〜図４は図１の半導体装置の製造工程の一例を示す断面図である。以下、これらの図を用いて、図１の半導体装置の製造工程を順に説明する。まず、シリコン基板１上に、バッファ膜を介して、マスクとなるシリコン窒化膜を堆積する。次に、レジストを用いたパターン転写法により、シリコン窒化膜、バッファ膜およびシリコン基板１を所定の深さまでエッチングする。
次に、レジストを除去した後、全面にシリコン酸化膜を堆積し、表面をCMP（Chemical Mechanical Polishing）等で平坦化する。次に、シリコン窒化膜とバッファ膜を除去して素子分離（STI：Sharrow Trench Isolation）１１を形成する（図２）。
次に、基板全面にゲート絶縁膜４を形成する（図２）。ゲート絶縁膜４の厚さは例えば３nm以下である。ゲート絶縁膜４として、例えばシリコン基板１を熱酸化して熱酸化膜を形成してもよい。あるいは、窒化させて酸窒化膜や窒化膜を形成してもよい。あるいは、表面処理を行った後に、ハフニウム酸化膜やハフニウムシリケート等の高誘電体膜を形成してもよい。
次に、ゲート絶縁膜４上に電極用の金属層を形成する。例えば、引っ張り応力（tensile stress）を持つタングステン（Ｗ）膜１２を形成する（図２）。膜厚は例えば約100nmとする。
次に、レジスト１３等により、引っ張り応力を持続させる領域をマスクする（図３）。例えば、PMOSトランジスタ２の形成領域をレジスト１３で覆い、NMOSトランジスタ３の形成領域のタングステン膜１２を露出させる。そして、タングステン膜１２にヒ素（As）やボロン（Ｂ）等の不純物イオンを注入する。不純物イオンを注入したタングステン膜１２ａは、引っ張り応力が解放されて応力が無視できる大きさになるか、あるいは圧縮応力（compressive stress）を持つ領域に変化する（図４）。
次に、パターニングとRIE等の異方性エッチングとを用いて、タングステン膜１２，１２ａを加工してゲート電極５ａ，５ｂを形成する（図１）。ゲート電極５ａ，５ｂの幅は、約10nmの微細パターンから約10μm以上の幅広パターンまで、必要に応じて決定される。
引っ張り応力を持つタングステン膜１２からなるPMOSトランジスタ２のゲート電極５ａに対向配置されるチャネル表面は圧縮応力を持ち、圧縮応力を持つタングステン膜１２ａからなるNMOSトランジスタ３のゲート電極５ｂに対向配置されるチャネル表面は引っ張り応力を持つ。
図１の構造が形成されると、公知の手法で、エクステンション拡散層の形成、ゲート電極５ａ，５ｂの側壁の形成、ソース／ドレイン拡散層の形成などを行う。その後、基板全面に層間膜を形成した後、コンタクトプロセスにより配線を形成し、トランジスタを完成させる。
このように、第１の実施形態では、PMOSトランジスタ２のゲート電極５ａとNMOSトランジスタ３のゲート電極５ｂとに、互いに異なる応力を持たせるため、PMOSトランジスタ２のチャネル表面とNMOSトランジスタ３のチャネル表面の応力も互いに逆になる。したがって、両トランジスタとも、応力により移動度を向上させることができ、トランジスタの駆動電流を増大できる。
（第２の実施形態）
上述した第１の実施形態は、ゲート電極がタングステン膜のみからなる単層構造であるため、トランジスタの閾値電圧等の電気特性も、タングステン膜の性質に依存することになる。より詳細には、閾値等の電気特性は、ゲート絶縁膜４に接する金属の仕事関数に依存する。そこで、第２の実施形態では、ゲート電極を積層構造にして、電気特性を決める金属層と、応力を決める金属層とを別個に設ける。
図５は本発明の第２の実施形態による半導体装置の断面構造を示す断面図である。図５の半導体装置は、ゲート電極５ｃ，５ｄの構造が図１の半導体装置のゲート電極５ａ，５ｂと異なっている。図５のゲート電極５ｃ，５ｄは、２層構造になっており、ゲート絶縁膜４上に形成される第１金属層２１と、第１金属層２１上に形成される第２金属層２２ａ，２２ｂとを有する。
第１金属層２１は、ゲート絶縁膜４に接しており、トランジスタの電気特性を決定する。第１金属層２１は例えば窒化チタン（TiN）で形成され、その膜厚は約5nmである。第２金属層２２ａ，２２ｂは、チャネル表面の応力を決定するものであり、第１の実施形態と同様にタングステンで形成され、その膜厚は約100nmである。
図６〜図９は図５の半導体装置の製造工程の一例を示す断面図である。以下、これらの図を用いて、図５の半導体装置の製造工程を順に説明する。シリコン基板１上にゲート絶縁膜４を形成した後、例えばTiN２３を約5nm形成し（図６）、その上面に例えばタングステン（Ｗ）１２を約100nm積層する（図７）。
その後の工程は第１の実施形態とほとんど同じである。簡単に説明すると、PMOSトランジスタ２の形成領域をレジスト１３でマスクして、NMOSトランジスタ３の形成領域にヒ素（As）やボロン（Ｂ）イオンを注入して、NMOSトランジスタ３の形成領域のタングステン膜１２の引っ張り応力を解放するか、圧縮応力を持たせる（図８）。
その後、レジスト１３を剥離し（図９）、タングステン膜１２を加工してゲート電極５ｃ，５ｄを形成する（図５）。
上述したように、第１金属層２１をTiNにした場合、トランジスタ２，３の電気特性はTiNの特性により決定される。より具体的には、ゲート電極５ｃ，５ｄの仕事関数はTiNの仕事関数に依存し、第２金属層２２ａ，２２ｂの材料が何であれ、トランジスタ２，３の閾値等の電気特性には影響しない。このため、トランジスタ２，３の電気特性とチャネル表面の応力とを別個に制御することができる。
上記の説明では、トランジスタ２，３の電気特性を決定する第１金属層２１の上面に、チャネル表面の応力を決定する第２金属層２２ａ，２２ｂを配置したが、第１金属層２１と第２金属層２２ａ，２２ｂが互いに反応する場合には、第１金属層２１と第２金属層２２ａ，２２ｂの間に、反応防止膜を介挿するのが望ましい。
第２の実施形態の場合も、図５の断面構造が得られた後、公知の手法で、エクステンション拡散層の形成、ゲート電極５ｃ，５ｄ側壁の形成、ソース／ドレイン拡散層の形成を行う。その後、全面に層間膜を形成した後、コンタクトプロセスにより、配線層を形成して、トランジスタを完成させる。
なお、第１金属層２１は、NMOSトランジスタ３とPMOSトランジスタ２で互いに別個の金属を用いて、いわゆるデュアルメタル電極を採用してもよい。具体的には、例えば、PMOSトランジスタ２の第１金属層２１としてPtSiを用い、NMOSトランジスタ３の第１金属層２１としてTiCを用いてもよい。また、ゲート電極５ｃ，５ｄは、３層以上の積層膜で形成してもよい。あるいは、PMOSトランジスタ２とNMOSトランジスタ３のうち一方を積層構造にし、他方を単層構造にしてもよい。
図１０はPMOSトランジスタ２のゲート電極５ｃを単層構造にして、NMOSトランジスタ３のゲート電極５ｄを２層構造にした半導体装置の一例を示す断面図である。図１０において、NMOSトランジスタ３のゲート電極５ｄは、図５のゲート電極５ｄと同様に、ゲート絶縁膜４上に形成される第１金属層２１と、第１金属層２１上に形成される第２金属層２２ｂとを有する。
このように、第２の実施形態では、トランジスタ２，３の電気特性を決定する第１金属層２１と、トランジスタ２，３のチャネル表面の応力を決定する第２金属層２２ａ，２２ｂとでゲート電極５ｃ，５ｄを形成するため、トランジスタの電気特性とチャネル表面の応力とを互いに独立に制御でき、電気特性に優れてかつ移動度の高いトランジスタを形成できる。
（第３の実施形態）
第３の実施形態はダマシンプロセスを用いて半導体装置を製造するものである。
図１１は本発明の第３の実施形態による半導体装置の断面構造を示す断面図である。図１１の半導体装置は、ダマシンプロセスにて作製されたPMOSトランジスタ２とNMOSトランジスタ３とを備えている。
PMOSトランジスタ２のゲート電極５ａとNMOSトランジスタ３のゲート電極５ｂはそれぞれ、基板上に形成されたゲート溝の周囲に、例えばタングステン（Ｗ）を用いて形成されている。PMOSトランジスタ２のゲート電極５ａは引っ張り応力を持ち、NMOSトランジスタ３のゲート電極５ｂは圧縮応力を持つ。
図１２〜図１６は図１１の半導体装置の製造工程の一例を示す断面図である。以下、これらの図を用いて、図１１の半導体装置の製造工程を順に説明する。まず、第１の実施形態と同様に、シリコン基板１上に素子領域と素子分離領域（STI）１１を形成した後、バッファ膜としてシリコン酸化膜を全面に形成する。
次に、ダミーゲート膜として、ポリシリコンおよびシリコン窒化膜２３を基板全面に形成する。次に、レジストを用いて異方性エッチングを行い、ダミーゲート電極を形成する。次に、既知の手法により、エクステンション拡散層領域を形成した後、側壁２４をゲート電極５ａ，５ｂの周りに形成する。次に、ソース／ドレインの拡散層を形成するために不純物イオンを注入する。そして、不純物イオンの活性化を行うことにより、ソース／ドレイン領域２５が形成される。必要に応じて、シリサイド膜をソース／ドレイン領域２５に形成する。
次に、基板全面に例えばシリコン酸化膜を堆積した後、CMP法またはエッチバック法により、堆積させたシリコン酸化膜をエッチングして平坦化し、ダミーゲート膜の上面を露出させる。
次に、シリコン窒化膜とシリコン酸化膜をエッチングし、バッファ酸化膜を希フッ酸系溶液で除去してシリコン基板１を露出させ、これにより、ゲート電極５ａ，５ｂを形成するためのゲート溝２６が形成される（図１２）。
次に、ゲート溝２６の内部を含めて基板上面にレジストマスク等によりゲート絶縁膜４を形成する（図１３）。例えば、シリコン基板１を酸化してもよいし、基板全面に高誘電体膜を堆積してもよい。
次に、ゲート絶縁膜４の上面に、ゲート電極５ａ，５ｂとなる金属層（例えば、引っ張り応力を持つタングステン）１２を形成する（図１４）。次に、基板上面をCMP等により平坦化して、ゲート溝２６外のタングステンと、ゲート絶縁膜４を除去する（図１５）。
次に、第１の実施形態と同様に、引っ張り応力を持たせる領域（PMOSトランジスタ２の形成領域）をレジスト１３でマスクし、NMOSトランジスタ３の形成領域にヒ素（As）やボロン（Ｂ）等の不純物イオンを注入する（図１６）。これにより、NMOSトランジスタ３の形成領域は、引っ張り応力が解放されて、応力が無視できる大きさになるか、あるいは圧縮応力を持つようになる（図１１）。
図１１〜図１６では、単層構造のゲート電極５ａ，５ｂを形成する例を説明したが、第２の実施形態と同様に積層構造のゲート電極５ａ，５ｂを形成してもよい。また、ゲート電極５ａ，５ｂは、図１７に示すようにＴ字型のゲート電極５ａ，５ｂを形成してもよい。図１７のゲート電極５ａ，５ｂは、図１４の工程の後、パターニングとRIEによりタングステン膜１２を加工して形成する。
この後、通常のトランジスタと同様に、層間膜とコンタクトが順に形成される。
このように、第３の実施形態では、ダマシンプロセスでPMOSトランジスタ２とNMOSトランジスタ３を形成する際にも、両トランジスタのゲート電極５ａ，５ｂの応力を互いに逆になり、トランジスタの種類によらず、移動度を向上させることができる。
（第４の実施形態）
第４の実施形態は、ゲート電極５ａ，５ｂを積層構造にして、応力に影響する金属層をゲート電極５ａ，５ｂの上層に形成するものである。
図１８は本発明の第４の実施形態による半導体装置の断面構造を示す断面図である。図１８の半導体装置は、PMOSトランジスタ２とNMOSトランジスタ３を備え、両トランジスタとも３層構造からなるゲート電極５ｅ，５ｆを有する。ゲート電極５ｅ，５ｆは、ゲート絶縁膜４上に形成されるポリシリコン層２１と、ポリシリコン層２１上に形成されるバリア層２７と、バリア層２７上に形成されるタングステン膜２８ａ，２８ｂとを有する。
PMOSトランジスタ２のゲート電極５ｅの材料であるタングステン膜は引っ張り応力を持つのに対し、NMOSトランジスタ３のゲート電極５ｆの材料であるタングステン膜は圧縮応力を持つ。
以下、図１８の半導体装置の製造工程について簡単に説明する。シリコン基板１上に素子領域と素子分離領域１１を形成する。基板上面にゲート絶縁膜４を形成し、このゲート絶縁膜４上にポリシリコン層２１を形成する。その後、ポリシリコン層２１に不純物イオンを注入する。あるいは、不純物イオンを含むポリシリコン層２１を予めゲート絶縁膜４上に形成してもよい。次に、熱工程により不純物イオンを活性化し、基板上面にバリア層２７として窒化タングステン（WN）を形成し、その上面にタングステン膜１２を形成する。
その後、第１〜第３の実施形態と同様に、PMOSトランジスタ２の形成領域をレジストでマスクし、NMOSトランジスタ３の形成領域にヒ素（As）やボロン（Ｂ）等の不純物イオンを注入して、応力を緩和するか、圧縮応力を持たせる。
その後、第１〜第３の実施形態と同様に、ゲート電極５ｅ，５ｆを加工成形し、公知の手法で、エクステンション拡散層の形成、ゲート側壁の形成、およびソース／ドレイン拡散層の形成を行い、基板全面に層間膜を形成した後、コンタクトプロセスにより配線層を形成し、トランジスタを完成させる。
ポリシリコン層２１は、ゲート電極５ｅ，５ｆの仕事関数を決定するためのものであり、これにより、トランジスタのしきい値電圧等の電気特性が決定される。
このように、第４の実施形態では、ゲート電極５ｅ，５ｆの下層にポリシリコン層を形成するため、トランジスタの電気特性を制御することができる。また、ゲート電極５ｅ，５ｆの上層には応力制御用のタングステン膜１２を形成するため、PMOSトランジスタ２とNMOSトランジスタ３でチャネル表面の応力を互いに逆にすることができ、両トランジスタともに移動度を向上できる。
図１９は図１８の変形例を示す断面図である。図１９のゲート電極５ｇ，５ｈは、タングステン膜２８ａ，２８ｂの上面にバリア層２７を介してシリサイド層２９が形成されている。ゲート電極５ｇ，５ｈの最上層にシリサイド層２９を形成することにより、ゲート電極５ｇ，５ｈ全体の抵抗を下げることができる。
本発明は、上述した各実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。例えば、基板はシリコン基板１に限定されず、絶縁膜上にシリコン活性層を形成したSOI基板にも用いることができる。また、基板の面方位によって移動度が異なるが、本発明は特に面方位を限定しない。
また、本発明は、平面型のトランジスタだけでなく、Fin型などのチャネルゲート電極５ｇ，５ｈ部分が立体構造のトランジスタにも適用可能である。
上述した実施形態では、応力を解放させるイオン注入をゲート電極加工前に行ったが、ゲート電極加工後に行ってもよい。応力を解放させる工程として、イオン注入に加えて、熱工程を行ってもよい。
応力を持つ金属としてタングステンを例に挙げたが、TiSi等のシリサイドでもよい。また、注入する不純物イオンは、ヒ素（As）やボロン（Ｂ）に限らない。例えば、ゲルマニウム（Ge）やインジウム（In）などの各種不純物イオンが適用可能である。
電気特性に影響する金属として、TiNの例を挙げたが、その他の金属（Ti、Zr、Hf、Ta、Ｗ）の窒化物（TiN、ZrN、HfN、Ta2N、WN）や、臭化物（TiB2、ZrB2、HfB2、TaB2、MoB2、WB）や、硅化物や、シリサイド（PtSi、WSi）などを用いてもよい。
また、ゲート絶縁膜４は、酸化膜やハフニウム（Hf）以外に、高誘電体やその酸化物、酸窒化物やシリケートなどを用いてもよい。
本発明の第１の実施形態による半導体装置の断面構造を示す断面図。 図１の半導体装置の製造工程の一例を示す断面図。 図２に続く工程断面図。 図３に続く工程断面図。 本発明の第２の実施形態による半導体装置の断面構造を示す断面図。 図５の半導体装置の製造工程の一例を示す断面図。 図６に続く工程断面図。 図７に続く工程断面図。 図８に続く工程断面図。 PMOSトランジスタ２のゲート電極５ｃを単層構造にして、NMOSトランジスタ３のゲート電極５ｄを２層構造にした半導体装置の一例を示す断面図。 本発明の第３の実施形態による半導体装置の断面構造を示す断面図。 図１１の半導体装置の製造工程の一例を示す断面図。 図１２に続く工程断面図。 図１３に続く工程断面図。 図１４に続く工程断面図。 図１５に続く工程断面図。 Ｔ字型のゲート電極を形成する例を示す断面図。 本発明の第４の実施形態による半導体装置の断面構造を示す断面図。 図１８の変形例を示す断面図。
符号の説明
１ シリコン基板
２ PMOSトランジスタ
３ NMOSトランジスタ
４ ゲート絶縁膜
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５ｈ ゲート電極
６ａ，６ｂ チャネル領域
２１ 第１金属層
２２ａ，２２ｂ 第２金属層
２７ バリア層
２８ａ，２８ｂ タングステン膜

Claims (6)

  1. シリコン基板上に絶縁層を介して形成される金属を含む導電層を備え、
    前記導電層は、不純物を注入して形成され他の領域とは異なる応力を持つ応力変化領域を有することを特徴とする半導体装置。
  2. シリコン基板上に形成される絶縁層と、
    前記絶縁層上に形成される第１導電層と、
    前記第１導電層上に形成される金属を含む第２導電層と、を備え、
    前記第２導電層は、不純物を注入して形成され他の領域とは異なる応力を持つ応力変化領域を有することを特徴とする半導体装置。
  3. 前記第１および第２導電層はゲート電極の少なくとも一部を構成しており、
    前記第１導電層は、前記ゲート電極の仕事関数を決定し、
    前記第２導電層は、前記ゲート電極の下方の前記シリコン基板内に形成されるチャネル領域の応力を制御することを特徴とする請求項２に記載の半導体装置。
  4. 前記第１および第２導電層の間に形成されるバリア層を備え、
    前記第１導電層は、ポリシリコン層であることを特徴とする請求項２に記載の半導体装置。
  5. シリコン基板上に絶縁層を介して、金属を含む導電層を形成し、
    前記導電層の一部に、不純物を注入して、他の領域とは異なる応力を持つ応力変化領域を形成することを特徴とする半導体装置の製造方法。
  6. シリコン基板上に絶縁層を形成し、
    前記絶縁層上に第１導電層を形成し、
    前記第１導電層上に、金属を含む第２導電層を形成し、
    前記第２導電層は、不純物を注入して形成され他の領域とは異なる応力を持つ応力変化領域を有することを特徴とする半導体装置の製造方法。
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