JPH09246394A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09246394A JPH09246394A JP8045236A JP4523696A JPH09246394A JP H09246394 A JPH09246394 A JP H09246394A JP 8045236 A JP8045236 A JP 8045236A JP 4523696 A JP4523696 A JP 4523696A JP H09246394 A JPH09246394 A JP H09246394A
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Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴのゲート電極のシート抵抗を低
減する。 【解決手段】 半導体基板１上にＣＶＤ法で多結晶シリ
コン膜５を堆積し、多結晶シリコン膜５上にＣＶＤ法で
アモルファス構造のＴｉＮ膜６を堆積し、ＴｉＮ膜６上
にＣＶＤ法またはスパッタリング法でＷ膜７を堆積した
後、Ｗ膜７、ＴｉＮ膜６および多結晶シリコン膜５を順
次パターニングしてゲート電極９を形成することによ
り、高温熱処理時にＷ膜７と多結晶シリコン膜５とが反
応して高抵抗のＷシリサイド層ができるのを防止する。
減する。 【解決手段】 半導体基板１上にＣＶＤ法で多結晶シリ
コン膜５を堆積し、多結晶シリコン膜５上にＣＶＤ法で
アモルファス構造のＴｉＮ膜６を堆積し、ＴｉＮ膜６上
にＣＶＤ法またはスパッタリング法でＷ膜７を堆積した
後、Ｗ膜７、ＴｉＮ膜６および多結晶シリコン膜５を順
次パターニングしてゲート電極９を形成することによ
り、高温熱処理時にＷ膜７と多結晶シリコン膜５とが反
応して高抵抗のＷシリサイド層ができるのを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ゲート電極を高融
点金属／多結晶シリコンの積層構造で構成したＭＩＳＦ
ＥＴ(Metal Insulator Semiconductor Field Effect Tr
ansistor) を有する半導体集積回路装置に適用して有効
な技術に関するものである。
置およびその製造技術に関し、特に、ゲート電極を高融
点金属／多結晶シリコンの積層構造で構成したＭＩＳＦ
ＥＴ(Metal Insulator Semiconductor Field Effect Tr
ansistor) を有する半導体集積回路装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】高速、高集積ＬＳＩ用ＭＩＳＦＥＴのゲ
ート電極材料には、多結晶シリコン膜の上にタングステ
ンシリサイド（ＷＳｉx)などの高融点金属シリサイド膜
を積層したポリサイド(polycide)膜が使用されている(I
EEE Int. Electron Devices Meet., 1981, pp659-662)
。
ート電極材料には、多結晶シリコン膜の上にタングステ
ンシリサイド（ＷＳｉx)などの高融点金属シリサイド膜
を積層したポリサイド(polycide)膜が使用されている(I
EEE Int. Electron Devices Meet., 1981, pp659-662)
。
【０００３】しかし、ＬＳＩの高集積化がさらに進む
と、ポリサイド構造のゲート電極においても配線遅延が
深刻な問題となることから、高融点金属シリサイドより
もさらに一桁程度シート抵抗が低いタングステン（Ｗ）
などの高融点金属膜を多結晶シリコン膜の上に積層する
ゲート電極構造が検討されている。
と、ポリサイド構造のゲート電極においても配線遅延が
深刻な問題となることから、高融点金属シリサイドより
もさらに一桁程度シート抵抗が低いタングステン（Ｗ）
などの高融点金属膜を多結晶シリコン膜の上に積層する
ゲート電極構造が検討されている。
【０００４】
【発明が解決しようとする課題】ゲート電極をＷ膜／多
結晶シリコン膜の積層構造で構成した場合に生じる問題
点として、両者の界面でのシリサイド化反応がある。
結晶シリコン膜の積層構造で構成した場合に生じる問題
点として、両者の界面でのシリサイド化反応がある。
【０００５】すなわち、Ｗ膜と多結晶シリコン膜との反
応によって形成されたＷシリサイド層は、ＣＶＤ装置や
スパッタリング装置を使って成膜したＷシリサイド膜に
比べて膜の応力が高いという特徴がある。そのため、Ｗ
膜／多結晶シリコン膜の積層膜をパターニングしてゲー
ト電極を形成すると、両者の界面に生じたＷシリサイド
層によってゲート電極のシート抵抗が増大してしまう。
また、このＷシリサイド層がゲート酸化膜にストレスを
及ぼしてゲート破壊を引き起こす虞れもある。
応によって形成されたＷシリサイド層は、ＣＶＤ装置や
スパッタリング装置を使って成膜したＷシリサイド膜に
比べて膜の応力が高いという特徴がある。そのため、Ｗ
膜／多結晶シリコン膜の積層膜をパターニングしてゲー
ト電極を形成すると、両者の界面に生じたＷシリサイド
層によってゲート電極のシート抵抗が増大してしまう。
また、このＷシリサイド層がゲート酸化膜にストレスを
及ぼしてゲート破壊を引き起こす虞れもある。
【０００６】Ｗ膜と多結晶シリコン膜との界面にＷシリ
サイド層が形成されるのを防ぐには、両者の中間にスパ
ッタリング法で堆積した窒化チタン（ＴｉＮ）膜のよう
なバリア層を介在させればよいと考えられる。
サイド層が形成されるのを防ぐには、両者の中間にスパ
ッタリング法で堆積した窒化チタン（ＴｉＮ）膜のよう
なバリア層を介在させればよいと考えられる。
【０００７】しかし、Ｗ膜／スパッタ−ＴｉＮ膜／多結
晶シリコン膜の３層構造で構成された積層膜を６００℃
程度以上の高温に曝すと、中間にＴｉＮ膜が介在してい
るにもかかわらず、Ｗ膜と多結晶シリコン膜とが反応し
て高抵抗のＷシリサイド層が形成されてしまう（また、
ＴｉＮ膜と多結晶シリコン膜とが反応してＴｉシリサイ
ド層も形成される）。その理由は、スパッタリング法で
堆積したＴｉＮ膜は、結晶面が（２００）面または（１
１１）面に配向した六方稠密構造をしているために、６
００℃を超える高温ではシリコンがＴｉＮ膜中に拡散し
てしまうからである。
晶シリコン膜の３層構造で構成された積層膜を６００℃
程度以上の高温に曝すと、中間にＴｉＮ膜が介在してい
るにもかかわらず、Ｗ膜と多結晶シリコン膜とが反応し
て高抵抗のＷシリサイド層が形成されてしまう（また、
ＴｉＮ膜と多結晶シリコン膜とが反応してＴｉシリサイ
ド層も形成される）。その理由は、スパッタリング法で
堆積したＴｉＮ膜は、結晶面が（２００）面または（１
１１）面に配向した六方稠密構造をしているために、６
００℃を超える高温ではシリコンがＴｉＮ膜中に拡散し
てしまうからである。
【０００８】ＭＩＳＦＥＴの製造工程では、半導体基板
上にゲート電極を形成した後、拡散層（ソース、ドレイ
ン領域）を形成するための熱処理や、ＭＩＳＦＥＴの上
部に堆積した層間絶縁膜の表面を平坦化するための熱処
理（リフロー）など、８５０〜９００℃程度の高温熱処
理が行われる。従って、高融点金属膜／スパッタ−Ｔｉ
Ｎ膜／多結晶シリコン膜の３層構造で構成された積層膜
を使用したのでは、ゲート電極のシート抵抗を低減する
ことはできない。
上にゲート電極を形成した後、拡散層（ソース、ドレイ
ン領域）を形成するための熱処理や、ＭＩＳＦＥＴの上
部に堆積した層間絶縁膜の表面を平坦化するための熱処
理（リフロー）など、８５０〜９００℃程度の高温熱処
理が行われる。従って、高融点金属膜／スパッタ−Ｔｉ
Ｎ膜／多結晶シリコン膜の３層構造で構成された積層膜
を使用したのでは、ゲート電極のシート抵抗を低減する
ことはできない。
【０００９】本発明の目的は、ＭＩＳＦＥＴのゲート電
極のシート抵抗を低減することのできる技術を提供する
ことにある。
極のシート抵抗を低減することのできる技術を提供する
ことにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】（１）本発明の半導体集積回路装置は、Ｍ
ＩＳＦＥＴのゲート電極を少なくとも高融点金属膜／ア
モルファスＴｉＮ膜／多結晶シリコン膜の３層構造で構
成したものである。
ＩＳＦＥＴのゲート電極を少なくとも高融点金属膜／ア
モルファスＴｉＮ膜／多結晶シリコン膜の３層構造で構
成したものである。
【００１３】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板上にＣＶＤ法で多結晶シリコン膜を
堆積し、次いで前記多結晶シリコン膜上にＣＶＤ法でア
モルファスＴｉＮ膜を堆積し、さらに前記アモルファス
ＴｉＮ膜上にＣＶＤ法またはスパッタリング法で高融点
金属膜を堆積した後、前記高融点金属膜、前記アモルフ
ァスＴｉＮ膜および前記多結晶シリコン膜をパターニン
グしてＭＩＳＦＥＴのゲート電極を形成する工程を含む
ものである。
方法は、半導体基板上にＣＶＤ法で多結晶シリコン膜を
堆積し、次いで前記多結晶シリコン膜上にＣＶＤ法でア
モルファスＴｉＮ膜を堆積し、さらに前記アモルファス
ＴｉＮ膜上にＣＶＤ法またはスパッタリング法で高融点
金属膜を堆積した後、前記高融点金属膜、前記アモルフ
ァスＴｉＮ膜および前記多結晶シリコン膜をパターニン
グしてＭＩＳＦＥＴのゲート電極を形成する工程を含む
ものである。
【００１４】ＣＶＤ法で堆積したアモルファスＴｉＮ膜
は、スパッタリング法で堆積したＴｉＮ膜に比べて高融
点金属膜と多結晶シリコン膜との反応に対するバリア性
が高い。そのため、上記した手段によれば、６００℃を
超える高温熱処理を行ってもシリコンがＴｉＮ膜中に拡
散することがないので、高融点金属よりも高抵抗の高融
点金属シリサイド層が形成されるのを有効に防止するこ
とができる。
は、スパッタリング法で堆積したＴｉＮ膜に比べて高融
点金属膜と多結晶シリコン膜との反応に対するバリア性
が高い。そのため、上記した手段によれば、６００℃を
超える高温熱処理を行ってもシリコンがＴｉＮ膜中に拡
散することがないので、高融点金属よりも高抵抗の高融
点金属シリサイド層が形成されるのを有効に防止するこ
とができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１６】本実施の形態によるＭＩＳＦＥＴの製造方
法は、図１に示すように、例えばｐ- 型の単結晶シリコ
ンからなる半導体基板１を用意し、まず、その主面にｐ
型不純物（ホウ素）をイオン注入してｐ型ウエル２を形
成する。次に、ｐ型ウエル２の主面に選択酸化（ＬＯＣ
ＯＳ）法で素子分離用のフィールド酸化膜３を形成した
後、フィールド酸化膜３で囲まれたｐ型ウエル２の主面
に熱酸化法でゲート酸化膜４を形成する。
法は、図１に示すように、例えばｐ- 型の単結晶シリコ
ンからなる半導体基板１を用意し、まず、その主面にｐ
型不純物（ホウ素）をイオン注入してｐ型ウエル２を形
成する。次に、ｐ型ウエル２の主面に選択酸化（ＬＯＣ
ＯＳ）法で素子分離用のフィールド酸化膜３を形成した
後、フィールド酸化膜３で囲まれたｐ型ウエル２の主面
に熱酸化法でゲート酸化膜４を形成する。
【００１７】次に、図２に示すように、半導体基板１上
に低圧ＣＶＤ法で多結晶シリコン膜５を堆積し、その表
面をフッ酸洗浄した後、ＣＶＤ法でアモルファス構造の
ＴｉＮ膜６を薄く（２０〜１００nm程度）堆積する。ア
モルファス構造のＴｉＮ膜６は、例えばＴＤＭＡＴ（テ
トラキシジメチルアミノチタン）などの含チタン有機ソ
ースガスと窒素ガスとを用い、３５０〜５００℃程度の
温度で堆積する。このＴｉＮ膜６は、必ずしも全体がア
モルファス構造になっていなくともよく、一部が多結晶
構造になっていてもよい。また、上記含チタン有機ソー
スガスと窒素ガスとの反応でＴｉＮ膜６中に炭素が数％
〜数十％程度含まれることがあるが支障はない。
に低圧ＣＶＤ法で多結晶シリコン膜５を堆積し、その表
面をフッ酸洗浄した後、ＣＶＤ法でアモルファス構造の
ＴｉＮ膜６を薄く（２０〜１００nm程度）堆積する。ア
モルファス構造のＴｉＮ膜６は、例えばＴＤＭＡＴ（テ
トラキシジメチルアミノチタン）などの含チタン有機ソ
ースガスと窒素ガスとを用い、３５０〜５００℃程度の
温度で堆積する。このＴｉＮ膜６は、必ずしも全体がア
モルファス構造になっていなくともよく、一部が多結晶
構造になっていてもよい。また、上記含チタン有機ソー
スガスと窒素ガスとの反応でＴｉＮ膜６中に炭素が数％
〜数十％程度含まれることがあるが支障はない。
【００１８】次に、図３に示すように、ＴｉＮ膜６上に
ＣＶＤ法またはスパッタリング法でＷ膜７を堆積する。
ＴｉＮ膜６上に堆積する高融点金属膜としてはＷ膜７の
他にも、モリブデン膜、イリジウム膜などが好適であ
る。
ＣＶＤ法またはスパッタリング法でＷ膜７を堆積する。
ＴｉＮ膜６上に堆積する高融点金属膜としてはＷ膜７の
他にも、モリブデン膜、イリジウム膜などが好適であ
る。
【００１９】次に、図４に示すように、Ｗ膜７上にＣＶ
Ｄ法で窒化シリコン膜８を堆積した後、フォトレジスト
をマスクにしたドライエッチングで窒化シリコン膜８、
Ｗ膜７、ＴｉＮ膜６および多結晶シリコン膜５を順次パ
ターニングすることにより、Ｗ膜７、ＴｉＮ膜６および
多結晶シリコン膜５の３層構造で構成されたゲート電極
９を形成する。
Ｄ法で窒化シリコン膜８を堆積した後、フォトレジスト
をマスクにしたドライエッチングで窒化シリコン膜８、
Ｗ膜７、ＴｉＮ膜６および多結晶シリコン膜５を順次パ
ターニングすることにより、Ｗ膜７、ＴｉＮ膜６および
多結晶シリコン膜５の３層構造で構成されたゲート電極
９を形成する。
【００２０】次に、図５に示すように、半導体基板１上
にＣＶＤ法で堆積した酸化シリコン膜を反応性イオンエ
ッチング（ＲＩＥ）法でエッチングしてゲート電極９の
側壁にサイドウォールスペーサ１０を形成した後、ｐ型
ウエル２にｎ型不純物（リン）をイオン注入し、次いで
半導体基板１を８５０℃程度の高温で熱処理してｎ型不
純物を拡散させることにより、ゲート電極９の両側のｐ
型ウエル２にＭＩＳＦＥＴのｎ型半導体領域１１（ソー
ス領域）、１１（ドレイン領域）を形成する。
にＣＶＤ法で堆積した酸化シリコン膜を反応性イオンエ
ッチング（ＲＩＥ）法でエッチングしてゲート電極９の
側壁にサイドウォールスペーサ１０を形成した後、ｐ型
ウエル２にｎ型不純物（リン）をイオン注入し、次いで
半導体基板１を８５０℃程度の高温で熱処理してｎ型不
純物を拡散させることにより、ゲート電極９の両側のｐ
型ウエル２にＭＩＳＦＥＴのｎ型半導体領域１１（ソー
ス領域）、１１（ドレイン領域）を形成する。
【００２１】図６は、Ｗ膜、ＴｉＮ膜および多結晶シリ
コン膜の３層構造で構成された積層膜のシート抵抗の熱
処理時間依存性（８５０℃）を示すグラフである。
コン膜の３層構造で構成された積層膜のシート抵抗の熱
処理時間依存性（８５０℃）を示すグラフである。
【００２２】図示のように、Ｗ膜、スパッタ−ＴｉＮ膜
および多結晶シリコン膜からなる積層膜のシート抵抗
（白い丸印で示す）は、熱処理開始後５分程度から急激
に増加したが、Ｗ膜、ＣＶＤ−アモルファスＴｉＮ膜お
よび多結晶シリコン膜からなる積層膜のシート抵抗（黒
い丸印で示す）は、３０分経過した後でも増加しなかっ
た。これは、スパッタ−ＴｉＮ膜よりもＣＶＤ−アモル
ファスＴｉＮ膜の方が、Ｗ膜とスパッタ多結晶シリコン
膜との反応に対するバリア性に優れていることを示して
いる。なお、８５０℃程度の高温熱処理を長時間行う
と、ＴｉＮ膜と多結晶シリコン膜とが反応して両者の界
面にＴｉシリサイド層が形成されるが、このＴｉシリサ
イド層のシート抵抗は、Ｗ膜と多結晶シリコン膜との反
応によって形成されるＷシリサイド層よりも小さいので
支障はない。
および多結晶シリコン膜からなる積層膜のシート抵抗
（白い丸印で示す）は、熱処理開始後５分程度から急激
に増加したが、Ｗ膜、ＣＶＤ−アモルファスＴｉＮ膜お
よび多結晶シリコン膜からなる積層膜のシート抵抗（黒
い丸印で示す）は、３０分経過した後でも増加しなかっ
た。これは、スパッタ−ＴｉＮ膜よりもＣＶＤ−アモル
ファスＴｉＮ膜の方が、Ｗ膜とスパッタ多結晶シリコン
膜との反応に対するバリア性に優れていることを示して
いる。なお、８５０℃程度の高温熱処理を長時間行う
と、ＴｉＮ膜と多結晶シリコン膜とが反応して両者の界
面にＴｉシリサイド層が形成されるが、このＴｉシリサ
イド層のシート抵抗は、Ｗ膜と多結晶シリコン膜との反
応によって形成されるＷシリサイド層よりも小さいので
支障はない。
【００２３】次に、図７に示すように、半導体基板１上
にＣＶＤ法で酸化シリコン膜１２とＢＰＳＧ(Boron-dop
ed Phospho Silicate Glass)膜１３とを順次堆積した
後、半導体基板１を８５０℃〜９００℃程度の高温で熱
処理してＢＰＳＧ膜１３をリフローさせ、その表面を平
坦化する。この高温熱処理を行った場合も、前記Ｗ膜７
と多結晶シリコン膜５との反応がＴｉＮ膜６によって防
止されるので、ゲート電極９のシート抵抗が増大するこ
とはない。
にＣＶＤ法で酸化シリコン膜１２とＢＰＳＧ(Boron-dop
ed Phospho Silicate Glass)膜１３とを順次堆積した
後、半導体基板１を８５０℃〜９００℃程度の高温で熱
処理してＢＰＳＧ膜１３をリフローさせ、その表面を平
坦化する。この高温熱処理を行った場合も、前記Ｗ膜７
と多結晶シリコン膜５との反応がＴｉＮ膜６によって防
止されるので、ゲート電極９のシート抵抗が増大するこ
とはない。
【００２４】次に、図８に示すように、フォトレジスト
をマスクにしたドライエッチングでＢＰＳＧ膜１３、酸
化シリコン膜１２およびゲート酸化膜４を開孔してＭＩ
ＳＦＥＴのｎ型半導体領域１１、１１に達するコンタク
トホール１４、１４を形成した後、図９に示すように、
コンタクトホール１４の内部を含むＢＰＳＧ膜１３上に
ＣＶＤ法で堆積したＷ膜をフォトレジストをマスクにし
たドライエッチングでパターニングすることにより、配
線１５を形成する。
をマスクにしたドライエッチングでＢＰＳＧ膜１３、酸
化シリコン膜１２およびゲート酸化膜４を開孔してＭＩ
ＳＦＥＴのｎ型半導体領域１１、１１に達するコンタク
トホール１４、１４を形成した後、図９に示すように、
コンタクトホール１４の内部を含むＢＰＳＧ膜１３上に
ＣＶＤ法で堆積したＷ膜をフォトレジストをマスクにし
たドライエッチングでパターニングすることにより、配
線１５を形成する。
【００２５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００２６】また、本発明で使用した高融点金属膜、ア
モルファスＴｉＮ膜および多結晶シリコン膜からなる３
層構造の積層膜は、ＭＩＳＦＥＴのゲート電極材料とし
てのみならず、配線材料としても利用することができ
る。
モルファスＴｉＮ膜および多結晶シリコン膜からなる３
層構造の積層膜は、ＭＩＳＦＥＴのゲート電極材料とし
てのみならず、配線材料としても利用することができ
る。
【００２７】また、本発明で使用したアモルファスＴｉ
Ｎ膜は、バリア性の高いことを利用してＣｕ配線のバリ
アメタルに用いることもできる。
Ｎ膜は、バリア性の高いことを利用してＣｕ配線のバリ
アメタルに用いることもできる。
【００２８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２９】本発明によれば、ＭＩＳＦＥＴのゲート電
極を少なくとも高融点金属膜／アモルファスＴｉＮ膜／
多結晶シリコン膜の３層構造で構成することにより、高
融点金属膜と多結晶シリコン膜とが反応して高抵抗の高
融点金属シリサイド層が形成されるのを有効に防止する
ことができる。
極を少なくとも高融点金属膜／アモルファスＴｉＮ膜／
多結晶シリコン膜の３層構造で構成することにより、高
融点金属膜と多結晶シリコン膜とが反応して高抵抗の高
融点金属シリサイド層が形成されるのを有効に防止する
ことができる。
【００３０】これにより、ＭＩＳＦＥＴのゲート電極の
シート抵抗を低減することができるので、高速、高集積
ＬＳＩ用のＭＩＳＦＥＴを実現することができる。ま
た、Ｗシリサイド層がゲート酸化膜にストレスを及ぼし
てゲート破壊を引き起こす不具合も防止できる。
シート抵抗を低減することができるので、高速、高集積
ＬＳＩ用のＭＩＳＦＥＴを実現することができる。ま
た、Ｗシリサイド層がゲート酸化膜にストレスを及ぼし
てゲート破壊を引き起こす不具合も防止できる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図６】Ｗ膜／ＴｉＮ膜／多結晶シリコン膜の３層構造
で構成された積層膜のシート抵抗の熱処理時間依存性を
示すグラフである。
で構成された積層膜のシート抵抗の熱処理時間依存性を
示すグラフである。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ 多結晶シリコン膜 ６ ＴｉＮ膜 ７ Ｗ膜 ８ 窒化シリコン膜 ９ ゲート電極 １０ サイドウォールスペーサ １１ ｎ型半導体領域（ソース領域、ドレイン領域） １２ 酸化シリコン膜 １３ ＢＰＳＧ膜 １４ コンタクトホール １５ 配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田丸 剛 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (7)
- 【請求項１】 ＭＩＳＦＥＴのゲート電極を少なくとも
高融点金属膜／アモルファスＴｉＮ膜／多結晶シリコン
膜の３層構造で構成したことを特徴とする半導体集積回
路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記高融点金属膜は、タングステン膜、モリブデ
ン膜またはイリジウム膜であることを特徴とする半導体
集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記アモルファスＴｉＮ膜は、ＣＶＤ法
で堆積されたものであることを特徴とする半導体集積回
路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置であって、前記アモルファスＴｉＮ膜と前記多
結晶シリコン膜との間に両者の反応によるＴｉシリサイ
ド膜が形成されていることを特徴とする半導体集積回路
装置。 - 【請求項５】 半導体基板上にＣＶＤ法で多結晶シリコ
ン膜を堆積し、次いで前記多結晶シリコン膜上にＣＶＤ
法でアモルファスＴｉＮ膜を堆積し、さらに前記アモル
ファスＴｉＮ膜上にＣＶＤ法またはスパッタリング法で
高融点金属膜を堆積した後、前記高融点金属膜、前記ア
モルファスＴｉＮ膜および前記多結晶シリコン膜をパタ
ーニングしてＭＩＳＦＥＴのゲート電極を形成する工程
を含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 半導体基板上にＣＶＤ法で多結晶シリコ
ン膜を堆積し、次いで前記多結晶シリコン膜上にＣＶＤ
法でアモルファスＴｉＮ膜を堆積し、さらに前記アモル
ファスＴｉＮ膜上にＣＶＤ法またはスパッタリング法で
高融点金属膜を堆積し、前記高融点金属膜上にＣＶＤ法
で窒化シリコン膜を堆積した後、前記窒化シリコン膜、
前記高融点金属膜、前記アモルファスＴｉＮ膜および前
記多結晶シリコン膜をパターニングしてＭＩＳＦＥＴの
ゲート電極を形成する工程を含むことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項７】 請求項５または６記載の半導体集積回路
装置の製造方法であって、前記高融点金属膜は、タング
ステン膜、モリブデン膜またはイリジウム膜であること
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8045236A JPH09246394A (ja) | 1996-03-01 | 1996-03-01 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8045236A JPH09246394A (ja) | 1996-03-01 | 1996-03-01 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246394A true JPH09246394A (ja) | 1997-09-19 |
Family
ID=12713632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8045236A Pending JPH09246394A (ja) | 1996-03-01 | 1996-03-01 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246394A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006120718A (ja) * | 2004-10-19 | 2006-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-03-01 JP JP8045236A patent/JPH09246394A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006120718A (ja) * | 2004-10-19 | 2006-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
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