JPH01243452A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、半導体基
板の主面に接続されるアルミニウム配線を有する半導体
集積回路装置に適用して有効な技術に関するものである
。

〔従来の技術〕

半導体集積回路装置の一つにダイナミックＲＡＭがある
が、これのメモリセルはスイッチングＭＩＳＦＥＴと容
量素子とで構成され、データ線はそのスイッチングＭＩ
ＳＦＥＴのソース又はドレインの一方に接続されている
。そして、そのソース又はドレインは、二つのメモリセ
ルで共用するようにしているため、前記データ線とソー
ス又はドレインとの接続部分を中心にして、前記二つの
メモリセルが点対象な位置に配置されている。このため
、データ線の接続部分の両側には、二つのメモリセルの
それぞれのスイッチングＭＩＳＦＥＴのゲート電極が配
置されている。このダイナミックＲＡＭの高集積化を図
るため、データ線を前記ソース又はドレインにセルファ
ラインで接続する技術がある（特開昭６１−１８３９５
２号）。

この技術は以下のようなものである。

すなわち、スイッチングＭＩＳＦＥＴのゲート電極の上
に、このゲート電極と同一パターンの酸化シリコン膜を
形成し、またゲート電極の側面には酸化シリコン膜から
なるサイドウオールを形成する。そして、前記サイドウ
オールを形成するときのエツチングで、ゲート絶縁、膜
の不要な部分すなわちゲート電極及びサイドウオールの
下以外の部分を取り除くようにする。このエツチングで
前記ソース又はドレインの表面が露出する。この後、例
えばＣＶＤで半導体基板上の全面にポリシリコン膜を形
成し、これをデータ線が接続されるソース又はドレイン
よりも大きなパターンにパターニングしてポリシリコン
膜からなるパッド電極を形成する。このパッド電極とソ
ース又はドレインとの接続位置は、前記サイドウオール
を形成することでゲート電極から自動的に離される。す
なわち、パッド電極とソース又はドレインとの接続は、
いわゆるセルファラインで行なわれる。このパッド電極
の上にパッシベーション膜を形成した後接続孔を形成し
、さらにアルミニウム膜からなるデータ線を形成して前
記パッド電極に接続する。データ線とパッド電極との接
続はセルファラインで行なわれるわけではないが、前記
のようにパッド電極とソース又はドレインとの接続がセ
ルファラインで行なわれているので、データ線とソース
又はドレインとの接続は、実質的にセルファラインで行
なわれる。

そして、前記データ線を形成した後には１例えばデータ
線とソース又はドレインとの接続抵抗を低減するために
水素アニールが行なわれる。またデータ線の上には例え
ばプラズマＣＶＤ等で、最終保護膜となる窒化シリコン
膜や酸化シリコン膜が形成される６ 〔発明が解決しようとする課題〕 本発明者は、前記ポリシリコン膜からなるパッド電極に
ついて実験並びに検討した結果、次の問題点を見出した
。

すなわち、前記パッド電極を成しているポリシリコン膜
は、前記データ線を形成した後の水素アニールや最終保
護膜を形成するときに半導体基板に加わる熱で、データ
線を成しているアルミニウムと置換反応を起し、データ
線の中にシリコンを析出させる。これにより、データ線
のパッド電極に接続している部分の近傍の抵抗値が増大
するという問題点を見出した。このため、データ線の抵
抗値がばらつき、半導体集積回路装置の信頼性を低下さ
せる。また、前述のように、データ線の抵抗値が増大す
るため、信号の伝搬時間が長くなり。

半導体集積回路装置の高速化が妨げられていた。

本発明の目的は、半導体集積回路装置の信頼性を向上す
ることができる技術を提供することにある。

本発明の他の目的は、アルミニウム膜からなる配線の抵
抗値が増大するのを防止して、半導体集積回路装置の高
速化を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板の主面の半導体領域に接続したア
ルミニウム膜からなる配線を備えた半導体集積回路装置
において、前記半導体基板の主成分を前記アルミニウム
膜中に析出させない金属膜を介在させて、前記配線を前
記半導体領域に接続したものである。

〔作用〕

上述した手段によれば、前記アルミニウム膜からなる配
線の中に半導体基板の主成分が析出することがないので
、前記配線の抵抗値の増大が防止されて、配線の抵抗値
のばらつきを低減することができる。これにより、半導
体集積回路装置の信頼性を向上することができる。

また、前記配線の抵抗値の増大が防止されるので、その
配線を伝搬する信号の伝搬速度の向上を図ることができ
る。これにより、半導体集積回路装置の高速化を図るこ
とができる。

〔発明の実施例■〕

以下１本発明をダイナミックＲＡＭに適用した場合の実
施例Ｉを図面を用いて説明する。

第１図乃至第７図は１本発明を適用した実施例■のダイ
ナミックＲＡＭの製造工程におけるメモリセルの断面図
である。

本実施例のダイナミックＲＡＭの製造方法は、まず第１
図に示すように、ｐ゛型単結晶シリコンからなる半導体
基板１にフィールド絶縁膜２と、ｐ型チャネルストッパ
領域３とをそれぞれ形成する。

フィールド絶縁膜２は、周知の方法で半導体基板１の主
面を選択的に酸化して形成する。次に、容量素子の蓄積
電極となるｎ゛型半導体領域４と誘電体膜５を形成する
。誘電体膜５は、半導体基板１の主面を選択的に熱酸化
して形成する。次に、半導体基板１上の全面に例えばＣ
ＶＤで多結晶シリコン膜を形成し、これを写真蝕刻でエ
ツチングして電荷保持用電極６を形成する。前記写真蝕
刻は、フォトレジストマスクを形成し、これを使ってド
ライエツチングで行う。次に、電荷保持用電極６の表面
を酸化して、酸化シリコン膜からなる絶縁膜７を形成す
る。次に、半導体基板１の主面を熱酸化してゲート絶縁
膜８を形成する。次に、例えばＣＶＤで半導体基板１上
の全面に多結晶シリコン膜を形成し、この上にさらに酸
化シリコン膜１１を形成した後、レジスト膜からなる同
一のマスクを使って写真蝕刻でまず酸化シリコン膜１１
をパターニングし、続いて多結晶シリコン膜をパターニ
ングしてその多結晶シリコン膜からなるゲート電極９を
形成する。次に、酸化シリコン膜１１とゲート電極９を
マスクにして、半導体基板１の主面にｎ型不純物（例え
ばリン）をイオン打込みで導入して、ソース、ドレイン
の一部となるｎ型半導体領域１０を形成する。ｎ型半導
体領域１０は、ゲート電極９に対して自己整合で形成さ
れる。次に、半導体基板１の全面に例えばＣＶＤで酸化
シリコン膜を形成した後、これを反応性イオンエツチン
グ（ＲＩ　Ｅ）でエッチバックして、ゲート電極９の側
壁にサイドウオールスペーサ１２を形成する。このサイ
ドウオールスペーサ１２を形成するときの前記エッチバ
ック時に、ゲート絶縁膜８のゲート電極９及びサイドウ
オールスペーサ１２の下以外の部分をエツチングして半
導体基板１の主面を露出させる。次に、ゲート電極９．
酸化シリコン膜１１及びサイドウオールスペーサ１２を
マスクにして、イオン打込みで半導体基板１の主面にｎ
型不純物（例えばヒ素）を導入して、第２図に示すよう
に、ソース、ドレインの一部となるｎ゛型半導体領域１
３を形成する。ｎ゛型半導体領域１３は、ゲート電極９
に対して自己整合で形成される。次に、第３図に示すよ
うに、半導体基板１の全面に例えばＣＶＤで多結晶シリ
コン膜１４Ａを形成し、さらにこの上に例えばスパッタ
あるいはＣＶＤでチタンシリサイド膜１４Ｂを積層する
。なお、ここで、チタンシリサイド膜１４Ｂを半導体基
板１の主面に真接接続させると、その中のチタンが半導
体基板１の中へ拡散してｎ゛型半導体領域１３と半導体
基板（ｐ−型領域）１の接合を破壊することがあるので
、チタンシリサイド膜１４Ｂの下に多結晶シリコン膜１
４Ａを設けている。次に、半導体基板（ウェハ）１を９
００℃以上の窒素雰囲気中で３０分間熱処理して、第４
図に示すように、チタンシリサイド膜１４Ｂの上層の部
分を窒化チタン膜１４Ｇに変化させる。次に、レジスト
膜からなるマスクを使った写真蝕刻で窒化チタン膜１４
Ｃ，チタンシリサイド膜１４Ｂ。

多結晶シリコン膜１４Ａのそれぞれをエツチングしで、
第５図に示すように、所定の形状のパッド導　　　　′
電層１４を形成する。次に、第６図に示すように。

半導体基板１の全面に例えばＣＶＤでフォスフオシリケ
ードガラス（Ｐ　Ｓ　Ｇ）膜からなる層間絶縁膜１５を
形成する１次に、写真蝕刻で層間絶縁膜１５のパッド導
電層１４の上の部分を選択的にエツチングして接続孔１
６を形成する。接続孔１６からパッド導電層１４の窒化
チタン膜１４Ｇの表面が露出する。

次に、半導体基板１の上の全面に例えばスパッタでアル
ミニウム膜を形成し、これを写真蝕刻でパターニングし
てデータ線１７を形成する。データ線１７は、接続孔１
６を通してパッド導電層１４の窒化チタン膜１４Ｇに接
続されている。次に、半導体基板（ウェハ）１を水素雰
囲気中でアニールする。次に、第７図に示すように１例
えばＣＶＤあるいはプラズマＣＶＤで、データ線１７を
覆って層間絶縁膜１５の上に窒化シリコン膜又は酸化シ
リコン膜等からなる最終保護膜１８を形成する。

前記データ線１７を形成した後のアニールあるいは最終
保護膜１８を形成するときに半導体基板（ウェハ）１が
加熱されるが、半導体基板１の主成分と同じシリコンか
らなる多結晶シリコン膜１４Ａと、アルミニウム膜から
なるデータ線１７どの間に、アルミニウム膜と全く置換
反応しない窒化チタン膜１４Ｃを介在させていることに
より、前記半導体基板１に加った熱によって多結晶シリ
コン膜１４Ａ中のシリコンがデータ線１７の中に析出す
ることがなくなるので、データ線１７の抵抗値が増大す
るのを防止できる。なお、チタンシリサイド膜１４Ｂは
。

多結晶シリコン膜１４Ａよりはアルミニウム膜と置換反
応しにくいものの、窒化チタン膜１４Ｇはど完全ではな
い。

なお、第３図に示した多結晶シリコン膜１４Ａの上にチ
タンシリサイド膜１４Ｂを形成する工程は、多結晶シリ
コン膜１４Ａの上に例えばスパッタでチタン膜を形成し
、このチタン膜とその下の多結晶シリコン膜１４Ａをシ
リサイプ−ジョンしてチタンシリサイド膜１４Ｂを形成
するようにしてもよい。

また、前記シリサイプ−ジョンを７００℃以上の窒素雰
囲気中で行うようにすると、前記チタン膜をチタンシリ
サイド膜１４Ｂに形成すると同時に。

その表面部を窒化チタン膜１４Ｃに変化させることがで
きる。すなわち、−度の熱処理でチタンシリサイド膜１
４Ｂと窒化シリコン膜１４Ｃを形成することができる。

また、窒化チタン膜１４Ｇは、ＣＶＤやスパッタ等で多
結晶シリコン膜１４Ａの上に直接形成してもよく、ある
いは多結晶シリコン膜１４Ａとチタンシリサイド膜１４
Ｂを積層した２層膜の上にＣＶＤやスパッタで堆積して
形成するようにしてもよい。

また、第４図に示したチタンシリサイド膜１４Ｂを窒化
チタン膜１４Ｇに変化させる工程で、チタンシリサイド
膜１４Ｂを全て窒化チタン膜１４Ｃに変化させて、第８
図に示すように、パッド導電層１４を多結晶シリコン膜
１４Ａと窒化チタン膜１４Ｇの２層で構成するようにし
てもよい。

前記第８図は、パッド導電層１４を多結晶シリコン膜１
４Ａと窒化チタン膜１４Ｇの２層で構成したときのメモ
リセルの断面図である。

なお１本実施例では、パッド導電層１４に採用した高融
点金属としてチタンをあげたが、その他、窒化可能でか
つ導電性を有する高融点金属（Ｗ。

Ｍｏ、Ｔａ等）を用いてもよい。

〔発明の実施例■〕

第９図及び第１０図は１本発明を適用した実施例■のダ
イナミックＲＡＭの製造工程におけるメモリセルのスイ
ッチングＭＩＳＦＥＴの部分の断面図である。

本実施例■では、前記実施例■のｎ゛型半導体領域１３
を形成する工程（第２図参照）の後に１例えばレジスト
膜からなるマスクを使ったエツチングで半導体基板１の
主面のパッド導電層１４が設けられるｎ４型半導体領域
１３の表面のみを露出させる。

次に、半導体基板１の全面に例えばスパッタでチタンを
堆積（デポジット）する。このチタンは、前記露出させ
たｎ゛型半導体領域１３の表面に接続されている。次に
、半導体基板（ウェハ）１をアルゴンを含む７００℃以
上の雰囲気中で熱処理すると、前記チタンと半導体基板
１の主面すなわちｎ。

型半導体領域１３のシリコンが反応してチタンシリサイ
ド膜が形成される。このチタンシリサイド膜は、半導体
基板１の上のみでなく、酸化シリコン膜からなるサイド
ウオースペーサ１２の側面にも形成される。次に、未反
応のチタンを除去して、第９図に示すように、チタンシ
リサイド膜１４Ｂを自己整合で形成する０次に、チタン
シリサイド膜１４Ｂの表面を窒化して、第１０図に示す
ように、チタンシリサイド膜１４Ｂの表面に窒化チタン
膜１４Ｃを形成する。この窒化チタン膜１４Ｃとチタン
シリサイド膜１４Ｂとで、パッド導電層１４が構成され
ている。

この後、前記実施例■と同様に、層間絶縁膜１５゜接続
孔１６．アルミニウム膜からなるデータ線１７を順次形
成する。

本実施例Ｈにおいて、データ線１７と、シリコンを主成
分とする半導体基板１の間に窒化チタン膜１４Ｇを介在
させていることにより、その半導体基板１の主成分であ
るシリコンがデータ線１７の中に析出するのを防止でき
る。

なお、本実施例■は、チタンシリサイド膜１４Ｂを窒化
するときに、そのチタンシリサイド膜１４Ｂをすべて窒
化するようにして、第１１図に示すように、パッド導電
層１４を窒化チタン膜１４Ｃのみで構成するようにして
もよい。

第１１図は、パッド導電層１４を窒化チタン膜１４Ｃの
みで構成したときのメモリセルのスイッチングＭＩＳＦ
ＥＴの部分の断面図である。

〔発明の実施例■〕

本発明の実施例■は、第１２図に示すように、接続孔１
５を形成した後に、窒素（Ｎ２）雰囲気中で熱処理を行
ない、チタンシリサイ下膜１４Ｂの接続孔１５から露出
している部分を窒化して窒化チタン膜１４を形成する。

第１２図は、本発明を適用した実施例■のダイナミック
ＲＡＭの製造工程におけるメモリセルのスイッチングＭ
ＩＳＦＥＴの部分の断面図である。

〔発明の実施例■〕

本発明の実施例■は、第１３図に示すように、層間絶縁
膜１５を加工して形成された接続孔１５に、窒化チタン
膜１４Ｇを含むパッド導電層１４を形成したものである
。

第１３図は、窒化チタン膜１４Ｃを介して、アルミニウ
ム膜からなる配線１７をｎ°型半導体領域１３に接続し
た本発明の実施例■の半導体集積回路装置の断面図であ
る。

以上、説明したように１本発明の実施例の半導体集積回
路装置の構造によれば、半導体基板１の主面の半導体領
域１３に接続したアルミニウム膜からなる配線１７を備
えた半導体集積回路装置において、前記半導体基板１の
主成分すなわちシリコンを前記アルミニウム膜１７中に
析出させない金属膜（窒化チタン膜等）１４Ｃを介在さ
せて、前記配線１７を前記半導体領域１３に接続したこ
とにより、前記アルミニウム膜からなる配線１７の中に
半導体基板１の主成分であるシリコンが析出することが
ないので、前記配線１７の抵抗値の増大が防止されて、
抵抗値のばらつきが低減されるので、半導体集積回路装
置の信頼性を向上することができる。

また、前記配、１１１７の抵抗値の増大が防止されるの
で、前記配線１７を伝搬する信号の伝搬速度の向上を図
ることができ、半導体集積回路装置の高速化を図ること
ができる。

以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

アルミニウム膜からなる配線の抵抗値の増大が防止され
て、半導体集積回路装置の信頼性を向上することができ
る。

また、アルミニウム膜からなる配線の抵抗値の増大が防
止されるので、その配線を伝搬する信号の伝搬速度の向
上を図ることができ、半導体集積回路装置の高速化を図
ることができる。

【図面の簡単な説明】

第１図乃至第７図は１本発明を適用した実施例■のダイ
ナミックＲＡＭの製造工程におけるメモリセルの断面図
、 １／ 第９図及び第七中国は、本発明を適用した実施例■のダ
イナミックＲＡＭの製造工程におけるメモリセルのスイ
ッチングＭＩＳＦＥＴの部分の断面図、 第１２図は、本発明を適用した実施例■のダイナミック
ＲＡＭの製造工程におけるメモリセルのスイッチングＭ
ＩＳＦＥＴの部分の断面図、第１３図は、窒化チタン膜
１４Ｃを介して、アルミニウム膜からなる配線１７をｎ
゛型半導体領域１３に接続した本発明の実施例■の半導
体集積回路装置の断面図である。 図中、１・・・半導体基板（シリコン）　、　１０．１
３・・・半導体領域、９・・・ゲート電極、１１．１２
・・・酸化シリコン膜、１４・・・パッド導電層、１４
Ａ・・・多結晶シリコン膜、１４Ｂ・・・チタンシリサ
イド膜、１４Ｃ・・・窒化チタン膜、１７・・・アルミ
ニウム配線。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面の半導体領域に接続したアルミニ
   ウム膜からなる配線を備えた半導体集積回路装置におい
   て、前記半導体基板の主成分を前記アルミニウム膜中に
   析出させない金属膜を介在させて、前記配線を前記半導
   体領域に接続したことを特徴とする半導体集積回路装置
   。 ２、前記金属膜は、窒化チタン、窒化タングステ等の窒
   化金属からなることを特徴とする特許請求の範囲第１項
   に記載の半導体集積回路装置。