JPH08111419A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 局所配線を形成するためのエッチング工程に
おいて、耐ローディング効果を向上させることにより、
配線のショートを防ぎ、歩留まりを向上させる。 【構成】 局所配線９となるチタン膜を堆積後、局所配
線９とスクライブライン領域１０及びボンディングパッ
ド領域１１上にダミーパターンが残存するレジストパタ
ーンを形成後、異方性ドライエッチングを施し、局所配
線９と同工程でダミーパターン１２を形成する。 【効果】 局所配線を形成するためのエッチング時にダ
ミーパターンも形成することにより、エッチングで除去
する面積が減少し、耐ローディング効果が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、局所配線を備えた半導
体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】局所配線とは、第１導電型シリコン基板
領域とこの第１導電型シリコン基板とは異なる第２導電
型シリコン基板領域、又は第１導電型及び第２導電型シ
リコン基板領域とゲート電極を局所的にコンタクトを得
るための一方法である。このような局所配線を用いるこ
とは、例えばＳＲＡＭセルの面積減少、製造工程の短
縮、又はコンタクトの低抵抗化に有効であることが知ら
れている。

【０００３】以下、図７を用いて、局所配線を有する従
来の半導体装置の製造方法について説明する。図７は従
来の半導体装置の製造工程図であって、この図におい
て、１はＰ型半導体であるシリコン等からなる基板、２
はこの基板１上に形成されたＰ型ウェル、３はこのＰ型
ウェル２上に形成されたＮ型不純物拡散層、４は上記Ｐ
型ウェル２上に形成されたフィールド酸化膜である。

【０００４】５は隣接した不純物拡散層３間に挟持され
た領域上に形成された厚さ約１０ｎｍのＳｉＯ₂等の酸
化膜からなるゲート酸化膜、６ａはこのゲート酸化膜５
上に形成された厚さ約３００ｎｍのポリシリコンからな
るゲート電極、６ｂは先端部（図示せず）がゲート電極
となるゲート電極配線、７はこのゲート電極６ａ及びゲ
ート電極配線６ｂの側壁に形成された厚さ約１５０ｎｍ
のＴＥＯＳ酸化膜等の酸化膜からなる側壁酸化膜で、ゲ
ート電極６ａと不純物拡散層３とを電気的に絶縁するた
めのものである。

【０００５】また８はゲート電極６ａとゲート電極配線
６ｂ及び不純物拡散層３上に形成された導電層である厚
さ約６５ｎｍの高融点金属シリサイド膜からなるコバル
トシリサイド膜である。９はゲート電極配線６ｂと隣接
する不純物拡散層３をコバルトシリサイド膜８を介して
電気的に接続する局所配線で、厚さ約７０ｎｍの高融点
金属であるチタン膜からなり、このチタン膜は上記コバ
ルトシリサイド膜８に密着して積層されている。

【０００６】上述したような従来の半導体装置において
は、不純物拡散層３とゲート電極配線６ｂとを電気的に
接続するような局所配線９はコンタクトホールを形成す
ることなく、コバルトシリサイド膜８を介して直接接続
されることとなる。

【０００７】次に、このような半導体装置の製造方法に
ついて、図７に基づいて説明する。まず、イオン注入法
によりＰ型基板１にＰ型ウェル２を形成し、次に、フィ
ールド酸化膜４をＬＯＣＯＳ酸化（局所酸化法）により
形成後、ゲート酸化膜５となるＳｉＯ₂膜及びゲート電
極６ａとなるポリシリコン膜をＣＶＤ法にて順次堆積す
る。次に写真製版技術にて、ゲート電極６ａ及びゲート
電極配線６ｂとなるレジストパターンを形成後、異方性
ドライエッチングを行い、図７（ａ）に示されるような
ゲート電極６ａ及びゲート電極配線６ｂが形成される。

【０００８】次に、Ｎ型不純物拡散層３となる部分が開
口部となるレジストパターンを写真製版技術により形成
し、イオン注入法によってリンイオンを注入し、不純物
拡散層３を形成した後、図７（ｂ）に示されるように、
基板１の全面にＣＶＤ法により側壁酸化膜７となるＴＥ
ＯＳ酸化膜を堆積する。

【０００９】次に、異方性ドライエッチングを行うと、
ゲート電極６ａ及びゲート電極配線６ｂの側壁にＴＥＯ
Ｓ酸化膜が残存し、側壁酸化膜７が形成される。次に、
再びＮ型不純物拡散層３となる部分が開口部となるレジ
ストパターンを写真製版技術により形成し、イオン注入
法によってヒ素イオンを高濃度で注入する。次に、アニ
ールを例えば、８５０℃８０分行う。次に、コバルト膜
をスパッタ法にて基板１の全面に堆積し、熱処理を施す
ことによって、不純物拡散層３及びゲート電極６ａ及び
ゲート電極配線６ｂを構成するポリシリコンと反応し
て、シリサイド反応が生じ、図７（ｃ）に示されるよう
にゲート電極６ａ及びゲート電極配線６ｂ及び不純物拡
散層３上にコバルトシリサイド膜８が形成される。

【００１０】次に、図７（ｄ）に示されるように、基板
１の全面にチタン膜を堆積した後、写真製版技術により
局所配線９の部分が覆われるレジストパターンを形成し
た後、チタン膜をエッチングすると、図７（ｅ）に示さ
れるような局所配線９が完成する。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
たような局所配線９は、一般にＳＲＡＭ部のみに用いら
れるために、局所配線９のエッチング時において、エッ
チングで除去する面積が非常に大きくなる。例えば、あ
るマイクロプロセッサーにおいてはチップ面積に対して
エッチングで除去する面積が約９９％となる。従って、
局所配線エッチング時においては、基板１内のエッチン
グ面積が大きな領域ではエッチングにおける反応生成物
の濃度が濃くなり、この反応生成物が基板１に再付着
し、局所的にエッチング速度が小さくなるというローデ
ィング効果が生じる。その結果、基板１上にエッチング
の残渣が生じ、配線がショートし、歩留まりが低下する
という課題があった。

【００１２】本発明は係る課題を解決するためなされた
もので局所配線のエッチング工程において耐ローディン
グ効果を向上させることにより、配線のショートを防
ぎ、歩留まりを向上させることのできる半導体装置を得
るとともにさらに、その製造方法を提供する。

【００１３】

【課題を解決するための手段】本発明の請求項１記載の
半導体装置においては、導電層間を電気的に接続し、こ
れらの導電層と密着して積層された導電膜からなる局所
配線、この局所配線と同時に形成され、上記導電膜から
なるダミーパターンを備えたものである。

【００１４】さらに、本発明の請求項２記載の半導体装
置においては、ダミーパターンがボンディングパッド領
域上又はスクライブライン領域上に形成されたことを特
徴とするものである。

【００１５】さらに、本発明の請求項３記載の半導体装
置においては、ダミーパターンが配線上に密着して形成
されたことを特徴とするものである。

【００１６】さらに、本発明の請求項４記載の半導体装
置においては、ダミーパターンが導電層上に密着して形
成され、上記ダミーパターン上に形成されたコンタクト
ホールを有する絶縁層と、この絶縁層上に形成され、上
記コンタクトホールをへて上記ダミーパターンを介して
上記導電層と電気的に接続される配線とを備えたことを
特徴とするものである。

【００１７】さらに、本発明の請求項５記載の半導体装
置においては、リング状に形成された導電層と、この導
電層に密着して形成されたダミーパターンと、このダミ
ーパターン上に形成されたコンタクトホールを有する絶
縁層と、この絶縁層上に形成され、上記コンタクトホー
ルをへて上記ダミーパターンを介して上記導電層と電気
的に接続される配線とを有し、このリングの内部と外部
とを電気的に分離するためのガードリング部を備えたも
のである。

【００１８】また、本発明の請求項６記載の半導体装置
の製造方法においては、複数の導電層を形成する工程
と、これらの導電層上に密着して導電膜を堆積し、この
導電膜を上記導電層間を電気的に接続する局所配線と、
ダミーパターンとが同時に残存するように上記導電膜を
エッチングする工程とを備えたものである。

【００１９】

【作用】本発明の請求項１記載の半導体装置において
は、局所配線の形成時に、ダミーパターンも同時に形成
されるのでエッチングで除去する面積が減少し、エッチ
ング時の再付着を抑制し、耐ローディング効果が向上す
る。

【００２０】さらに、請求項２記載の半導体装置におい
ては、他のパターンに比べてパターン面積の大きなボン
ディング領域上、スクライブライン領域上にダミーパタ
ーンを形成することにより、エッチングで除去する面積
を効果的に減少させるとともに、ボンディングパッド及
びスクライブラインは基板全面に渡って配置されるの
で、基板内においてエッチングで除去する面積の大きな
領域ができることを防ぐため、さらに耐ローディング効
果を向上させることができる。

【００２１】さらに、請求項３記載の半導体装置におい
ては、配線上に密着してダミーパターンを形成すること
により耐ローディング効果を向上させるとともに、配線
とダミーパターンとが電気的に並列に接続されるため
に、配線の低抵抗化を図ることができる。

【００２２】さらに、請求項４記載の半導体装置におい
ては、絶縁層のコンタクトホール下の導電層上にダミー
パターンを密着して形成することにより、耐ローディン
グ効果を向上させることができるとともに、ダミーパタ
ーンが絶縁層のコンタクトホール形成時行われるオーバ
ーエッチングのマージンとなり、オーバーエッチングに
よる導電層の突き抜け現象を抑える。

【００２３】さらに、請求項５記載の半導体装置におい
ては、ガードリング部を構成するリング状の導電層上に
ダミーパターンを密着して形成することにより、耐ロー
ディング効果を向上させることができるとともに、導電
層上に導電膜からなるダミーパターンを形成することに
よって、ガードリング部に占める導電体の割合が増加
し、かつ導電体の抵抗値が下がるので、ガードリング部
のシールド効果が向上する。

【００２４】また、請求項６記載の半導体装置の製造方
法においては、局所配線の形成時に、同時にダミーパタ
ーンを形成するのでエッチングで除去する面積が減少す
るため、耐ローディング効果が向上する。

【００２５】

【実施例】

実施例１．以下、本発明の実施例１の半導体装置につい
て図１に基づいて説明する。図１はこの半導体装置の一
部平面図であって、図において、従来例と同一符号は同
一のものを示す。また、１０はスクライブラインとなる
スクライブライン領域、１１はボンディングパッドが形
成されるボンディングパッド領域、１２はこのボンディ
ングパッド領域１１及びスクライブライン領域１０上に
局所配線９の形成工程中に同時に形成されたダミーパタ
ーンである。

【００２６】このように構成された半導体装置の製造方
法について、以下説明する。この半導体装置の製造工程
については、従来のものと全く同じであって、局所配線
９形成工程のチタン膜のエッチング工程に用いられる写
真製版用マスクを変更するだけでダミーパターン１２が
形成できる。つまり、写真製版用マスクをボンディング
パッド領域１１及びスクライブライン領域１０上にもレ
ジストパターンが残るマスクに変更し、このマスクを用
いて、レジストパターンを形成した後異方性ドライエッ
チングを施した後、レジストを除去することによって、
ダミーパターン１２は局所配線９と同時に形成できる。

【００２７】このように局所配線９を形成するための異
方性ドライエッチング時に、スクライブライン領域１０
上及びボンディングパッド領域１１上にダミーパターン
１２を残すことにより、スクライブライン領域１０及び
ボンディングパッド領域１１は基板１の全面に拡がって
いるため、エッチングが局所的になることを防ぎ、さら
にボンディングパッド領域１１及びスクライブライン領
域１０上のダミーパターン１２は、局所配線９に比べて
面積が非常に大きいので、エッチングで除去する面積が
減少し、エッチング時の膜残渣の発生を抑制し、耐ロー
ディング効果を向上させることができる。従って、残渣
の発生による配線のショートが抑えられ、半導体装置の
歩留まりが向上する。

【００２８】例えばあるマイクロプロセッサーにおいて
はエッチングで除去する面積がチップ面積に対して約９
９％であったものが、ダミーパターン１２を用いること
で約８０％に減少できる。また、ダミーパターン１２下
の膜は、導電膜であっても絶縁膜であっても何ら問題が
生じることはない。

【００２９】さらに、この実施例においては、写真製版
用のマスクを変更するだけで、耐ローディング効果の向
上が図られるので、製造工程数を増やすこともないので
製造コストを上昇させることなく半導体装置の歩留まり
が向上できる。

【００３０】実施例２．次に、本発明の実施例２を図２
に基づいて説明する。図２は本発明の実施例２を示す半
導体装置におけるインバータ回路の一部上面図である。
図において、１３は基板１に形成された活性領域、１４
はこの活性領域１３を電気的に接続する導電体であるア
ルミニウムからなるアルミ配線、１５はこのアルミ配線
１４と活性領域１３を接続するため、層間酸化膜（図示
せず）に形成されたコンタクトホールである。

【００３１】また、この実施例の半導体装置におけるＳ
ＲＡＭ部においても、局所配線が形成されており、ボン
ディングパッド領域１１及びスクライブライン領域１０
上にはダミーパターン１２が形成されている。さらに、
インバータ回路部においては、ゲート電極配線６ｂ上に
も、局所配線９の形成時にダミーパターン１２が形成さ
れている。

【００３２】このように、ゲート電極配線６ｂ上にもダ
ミーパターン１２を形成することによって、エッチング
で除去する面積が実施例１と比べてさらに小さくなりさ
らに、耐ローディング効果を向上させることができる。

【００３３】さらに、ゲート電極配線６ｂ上にダミーパ
ターン１２を密着して形成することにより、このダミー
パターン１２とゲート電極配線６ｂとが電気的に並列に
接続されるため、ゲート電極配線６ｂの低抵抗化を図る
ことができ、製造コストを上げることなく、半導体装置
の性能を向上させることができる。

【００３４】また、この実施例ではインバータ回路部を
用いて説明したが、これに限ることなく、ゲート電極配
線６ｂ上にダミーパターンを形成すると上述した効果が
得られることは言うまでもない。

【００３５】さらに、ゲート電極配線６ｂに限ることな
く、ダミーパターン１２が密着して形成できる配線であ
れば、同様の効果が得られる。

【００３６】実施例３．図３は本発明の実施例３の半導
体装置を示す一部断面図であって、この図において、１
６は導電層であるコバルトシリサイド膜８上に形成され
た層間絶縁層、１７はこの層間絶縁層１６に形成された
コンタクトホール、１８は層間絶縁層１６上に形成され
このコンタクトホール１７を介してコバルトシリサイド
膜８と電気的に接続される配線である。

【００３７】この実施例の半導体装置においても、実施
例１で示したように、ＳＲＡＭ部には局所配線９が形成
されており、この局所配線９の形成時に同時にダミーパ
ターン１２がボンディングパッド領域上及びスクライブ
ライン領域上に形成されている。さらに、この実施例で
は、コバルトシリサイド膜８上に形成された層間絶縁層
１６のコンタクトホール１７領域下のコバルトシリサイ
ド膜８上にもダミーパターンを形成したものである。

【００３８】一般に、コンタクトホール１７形成時に
は、基板１上の段差による層間絶縁層１６の膜厚が異な
るためにオーバーエッチングが行われることとなるの
で、層間絶縁層１６の薄い部分ではエッチング時にコバ
ルトシリサイド膜８を突き抜け、コンタクト抵抗が増加
することがあったが、この実施例においては、局所配線
９形成時にコンタクトホール１７形成領域下のコバルト
シリサイド膜８上にダミーパターン１２を形成すること
によって、オーバーエッチングをこのダミーパターン１
２によって吸収し、コバルトシリサイド膜８の突き抜け
現象を防ぎ、コンタクト抵抗の増加を抑制する。

【００３９】また、コンタクトホール形成時において、
コバルトシリサイド膜８上にダミーパターン１２が残
り、配線１８とダミーパターン１２が接続されることと
なってもダミーパターン１２を形成するチタン膜の抵抗
は小さいので接触抵抗には何ら問題は生じない。

【００４０】また、このように、層間絶縁層１６のコン
タクトホール１７領域下のコバルトシリサイド膜８上に
もダミーパターン１２を局所配線９形成時に同時に形成
することにより、エッチングで除去する面積は減少し、
耐ローディング効果も向上することは言うまでもない。

【００４１】実施例４．図４は本発明の実施例４の半導
体装置におけるアナログ／ディジタル変換器の一部を示
す上面図で、図５は図４におけるＩ−Ｉ線の断面図、図
６は図４におけるＩＩ−ＩＩ線の断面図である。これら
の図４〜図６に基づいて、実施例４の半導体装置につい
て説明する。

【００４２】この実施例においては、リング状に形成さ
れた導電層からなるゲート電極配線６ｂと、このゲート
電極配線６ｂ上に密着して局所配線９形成時に同時に形
成されたダミーパターン１２と、このダミーパターン１
２上に形成された層間絶縁層１６上に形成され、この層
間絶縁層１６のコンタクトホール１７を介してダミーパ
ターン１２に電気的に接続される配線１８とによってガ
ードリング部１９が形成されている。

【００４３】また、このガードリング部１９の内部がア
ナログ容量部２０で外部がデジタル部２１であって、ア
ナログ容量部２０とデジタル部２１とは電気的に分離す
る必要があるため、このガードリング部１９を用いて、
アナログ容量部２０のシールドが行われる。つまり、ガ
ードリング部１９に一定電圧である電源電圧、又はグラ
ンド電圧を印加することによって、アナログ容量部２０
とデジタル部２１とが電気的に分離されている。しかし
ながら、ガードリング部１９は、配線１８が埋め込まれ
るコンタクトホール１７−コンタクトホール１７間に層
間絶縁層１６が存在するため完全なシールドとはなって
いない。

【００４４】上述したように、ガードリング部１９を構
成するゲート電極配線６ｂ上に密着してダミーパターン
１２を形成することによって、ガードリング部１９に占
める導電体の割合が増加し、コンタクトホール１７とコ
ンタクトホール１７間の絶縁体のガードリング部１９に
占める割合が減少する。また、導電体部の低抵抗化が図
れるので、シールド効果が高められることとなる。

【００４５】また、この実施例においても、ガードリン
グ部１９を構成するリング状のゲート電極配線６ｂ上に
ダミーパターン１２を形成することによって局所配線９
にエッチングする工程において、エッチングで除去する
面積が減少し、耐ローディング効果は向上する。

【００４６】

【発明の効果】本発明の請求項１記載の半導体装置にお
いては、局所配線と同時にダミーパターンを形成するの
で、局所配線のためのエッチング時に耐ローディング効
果が向上し、基板上の残渣の発生を抑えるため、配線の
ショートがなくなり、歩留まりが向上するという効果を
有する。

【００４７】また、請求項２記載の半導体装置において
は、局所配線と同時に形成されるダミーパターンをボン
ディングパッド領域上又はスクライブライン領域上に形
成することによって、ボンディングパッド及びスクライ
ブラインが他のパターンに比較して大面積でかつ、基板
全面に配置されるため、効果的にエッチングで除去する
面積が減少でき、さらに耐ローディング効果が向上し、
歩留まりが向上するという効果を有する。

【００４８】さらに、請求項３記載の半導体装置におい
ては、ダミーパターンを配線に密着して形成することに
よって、配線とダミーパターンが電気的に並列に接続さ
れるために、製造工程を増加させることなく配線の低抵
抗化を図ることができるという効果を有する。

【００４９】また、請求項４記載の半導体装置において
は、ダミーパターン上に絶縁層のコンタクトホールを形
成することによって、コンタクトホール形成のためのエ
ッチング時におけるオーバーエッチングによる導電層の
突き抜け現象を防ぐことができるという効果を有する。

【００５０】さらに、請求項５記載の半導体装置におい
ては、ガードリング部を構成するリング状の導電層上に
ダミーパターンを密着して形成することによって、ガー
ドリング部に占める絶縁体の割合を低下させることがで
きるので、ガードリング部のシールド効果が向上し、半
導体装置の性能をアップすることができるという効果を
有する。

【００５１】また、請求項６記載の半導体装置の製造方
法においては、局所配線の形成時に、同時にダミーパタ
ーンを形成することによって、エッチングで除去する面
積が減少し、耐ローディング効果が向上するので製造工
程数を増やすことなく、歩留まりを向上させることがで
きるという効果を有する。

【図面の簡単な説明】

【図１】 本発明の実施例１である半導体装置を示す一
部上面図である。

【図２】 本発明の実施例２である半導体装置を示す一
部上面図である。

【図３】 本発明の実施例３である半導体装置を示す一
部断面図である。

【図４】 本発明の実施例４である半導体装置を示す一
部上面図である。

【図５】 図４のＩ−Ｉ線における断面図である。

【図６】 図４のＩＩ−ＩＩ線における断面図である。

【図７】 従来の半導体装置の製造方法を示す断面工程
図である。

【符号の説明】 ６ｂ ゲート電極配線、８ コバルトシリサイド膜、９
局所配線、１０ スクライブライン領域、１１ ボン
ディングパッド領域、１２ ダミーパターン、１６ 層
間絶縁層、１７ コンタクトホール、１８ アルミ配
線、１９ ガードリング部。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 導電層間を電気的に接続し、これらの導
   電層と密着して積層された導電膜からなる局所配線、こ
   の局所配線と同時に形成され、上記導電膜からなるダミ
   ーパターンを備えた半導体装置。
2. 【請求項２】 ダミーパターンがボンディングパッド領
   域上又はスクライブライン領域上に形成されたことを特
   徴とする請求項１記載の半導体装置。
3. 【請求項３】 ダミーパターンが配線上に密着して形成
   されたことを特徴とする請求項１又は２記載の半導体装
   置。
4. 【請求項４】 ダミーパターンが導電層上に密着して形
   成され、上記ダミーパターン上に形成されたコンタクト
   ホールを有する絶縁層と、この絶縁層上に形成され、上
   記コンタクトホールをへて上記ダミーパターンを介して
   上記導電層と電気的に接続される配線とを備えたことを
   特徴とする請求項１〜３のいずれかに記載の半導体装
   置。
5. 【請求項５】 リング状に形成された導電層と、この導
   電層に密着して形成されたダミーパターンと、このダミ
   ーパターン上に形成されたコンタクトホールを有する絶
   縁層と、この絶縁層上に形成され、上記コンタクトホー
   ルをへて上記ダミーパターンを介して上記導電層と電気
   的に接続される配線とを有し、このリングの内部と外部
   とを電気的に分離するためのガードリング部を備えた請
   求項１〜４のいずれかに記載の半導体装置。
6. 【請求項６】 複数の導電層を形成する工程と、これら
   の導電層上に密着して導電膜を堆積し、この導電膜を上
   記導電層間を電気的に接続する局所配線と、ダミーパタ
   ーンとが同時に残存するように上記導電膜をエッチング
   する工程とを備えた半導体装置の製造方法。