JP3280416B2

JP3280416B2 - 半導体装置および半導体装置の製造方法

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Publication number: JP3280416B2
Application number: JP15334692A
Authority: JP
Inventors: 内英隆堀
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 1992-06-12
Filing date: 1992-06-12
Publication date: 2002-05-13
Anticipated expiration: 2017-05-13
Also published as: JPH05347283A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置製造工程中
の、プラズマプロセスによるダメージを低減させ、半導
体装置製造の歩留りを上昇させ、信頼性寿命を延命させ
ることのできる半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】半導体装置製造工程中のドライエッチン
グプロセスで、加工中にチャージアップが起こり素子が
破壊されることが１９８３年に（株）東芝のYosidaとWa
tanabeによって発表され( 1983 Dry Process Symposiu
m, I-2, proceedings P4 ) 、それ以降プラズマプロセ
スと素子へのダメージとの関連を調べる多くの研究がな
されている。それら一連の研究の中でも特に重要で、広
く知られているのが、１９８７年に（株）東芝のArikad
o らにより発表された( 8th International Symposium
on Plasma Chemistry CIII-03 ) プラズマの不均一（Ｖ
_dcのばらつき）が素子にダメージを与えるというモード
である。この発表以降、プラズマプロセスによる素子へ
のダメージを低減させるために、プラズマをより均一
に、Ｖ_dcをより小さくしようとする装置の工夫がなされ
てきた。例えば、無電極放電であるマイクロ波放電やＥ
ＣＲ放電でプラズマを発生させたり、ＥＣＲ放電でも磁
場配位が工夫され、バイアスを用いる場合は、その周波
数にも様々な工夫がなされてきた。

【０００３】一方、被加工ウエハ側でも、特開平０３−
２２７５１７号のように、裏面を絶縁膜で覆うなどのチ
ャージアップによる素子の破壊を防ぐ工夫がなされてい
る。

【０００４】

【発明が解決しようとする課題】従来のプラズマを均一
にしようとする方法は、本質的にこのチャージアップに
よる歩留り低下を解決しようとする方法である。反面、
ユーザー側では一旦その装置を採用してしまうと、その
装置固有の性能によりダメージ低減の効果の程度が決ま
ってしまう側面があった。また特開平０３−２２７５１
７号公報に記載の方法では、実製造工程では十分な効果
があがらないという問題があった。また、製造工程が複
雑になることで製造コストがアップするという欠点があ
った。

【０００５】本発明は、前記従来技術の問題点を解消
し、製造するウエハのデザインを変えるのみで、全くコ
ストアップなしに、使用下にある装置を大幅に改変する
ことなく用い、素子に与えるダメージを低減させ、歩留
りを向上させ、素子の信頼性寿命を延ばすことができる
半導体装置およびその製造方法を提供することを目的と
する。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、半導体装置製造工程におい
て、ＬＳＩチップが形成されたウエハの素子を形成しな
い部分に素子部容量総計の１０％以上の容量を持たせる
部分を設けたことを特徴とする半導体装置を提供するも
のである。

【０００７】また、本発明の第２の態様は、半導体装置
製造工程において、ＬＳＩチップが形成されたウエハ上
に設けられた、回路的には意味を持たない、半導体基板
に接続されたメタル配線を有することを特徴とする半導
体装置を提供するものである。

【０００８】また、本発明の第３の態様は、半導体装置
製造工程において、ウエハにＬＳＩチップを形成する際
に、同時に前記ウエハの素子を形成しない部分に素子部
容量総計の１０％以上の容量を持たせる部分を形成し、
この後にプラズマプロセスを行うことを特徴とする半導
体装置の製造方法を提供するものである。

【０００９】また、本発明の第４の態様は、半導体装置
製造工程において、ウエハにＬＳＩチップを形成する際
に、同時に前記ウエハ上に回路的に意味を持たない、半
導体基板に接続されたメタル配線を形成し、この後にプ
ラズマプロセスを行うことを特徴とする半導体装置の製
造方法を提供するものである。

【００１０】ここで、前記メタル配線が、複数のチップ
にまたがって施されるのが好ましい。

【００１１】

【発明の作用】本発明の半導体装置およびその製造方法
は、前述したプラズマを均一にしようとする工夫を補う
ものであり、被加工ウエハのパターンのデザインを変え
るのみでチャージアップダメージ低減の効果を得ようと
するものである。

【００１２】一般にアンテナ効果と呼ばれる（キャパシ
タに接続されている配線面積／キャパシタの面積）の比
が大きいほどチャージアップダメージが大きいという現
象がある。これは被加工ウエハの基板電位と配線部の電
位差のみが原因でチャージアップが起きているのではな
く、その箇所での正と負の電荷の入射量が大きく影響し
ていることを示している。そこで、本発明の第１および
第３の態様は、この電荷がもしウエハ内に留まる状況で
あればチャージアップしないように素子内に留まる分を
減らし、分散しようとするもので、本発明の第２および
第４の態様は、この電荷が、チャージアップするのでは
なく、積極的に基板側へ逃げる道をつくろうとするもの
である。さらに上述の本発明の両態様を合わせ、この電
荷がウエハ内に留まらないように基板側への逃げ道をつ
くるとともに、たとえウエハ内に留まっても分散して素
子内でチャージアップしないようにするものをも本発明
に含まれる。

【００１３】ここで、プラズマに晒されている導体は同
電位である。従って、本発明の第５の態様のように、メ
タル配線を複数のチップにまたがって行うと、その配線
近傍のプラズマプロセス中の電位が等しくなるため、プ
ラズマそのものを均一にした場合と同じ効果がある。同
時に、プラズマのＶ_dcはそのプラズマが接している面の
電位、材質に影響を受けるが、本発明のように複数のチ
ップにまたがって同電位のメタル配線があることは、プ
ラズマそのものを均一にしようとする効果がある。

【００１４】以下に、本発明をさらに詳細に説明する。
本発明の第１および第３の態様によれば、被加工ウエハ
面の容量を増やすことでチャージアップが起きた時のチ
ャージを分散し、素子への影響を軽減させることができ
る。ここで指す素子領域とは、図４に示すように、主に
ボンディングパッド形成部の内側の領域（点線で囲まれ
た領域）を指すものとする。ここで、この素子領域以外
の領域（素子を形成しない部分）の容量を増加させるよ
うに限定したのは、この素子領域に不必要な容量を形成
すると、配線容量の増加につながり、素子の動作速度を
低下させてしまうからである。また、素子領域以外の領
域の容量を１０％以上と限定したのは、この容量は大き
ければ大きい程、効果は大きいが、１０％未満だと効果
がほとんど得られないためである。

【００１５】例えば、具体的には、MOSFETのゲート酸化
膜の信頼性寿命を例に説明すると、ゲート酸化膜は定電圧ストレスの場合ｅｘｐ（＋βＥ）ここで、Ｅ：ストレス電圧（MV/cm) β：定数（２．５〜３．５cm/MV) に応じたストレスを受けることが一般に知られている。
これを１／１０にしようとすると、ストレス電圧Ｅを
０．６６〜０．９２倍に抑える必要がある。極単純にチ
ャージアップが生じた時のチャージの総和を一定と仮定
した場合にストレス電圧Ｅを０．６６〜０．９２倍にす
るには、全容量が１．１〜１．５倍にならなくてはなら
ない。現実のチャージアップ発生時のメカニズムは更に
複雑で、このように単純ではないが、少なくとも本発明
によるダメージ低減の効果は、素子部以外での容量を１
０％以上増加させないと得ることができない。

【００１６】本発明の第２および第４の態様によると、
回路的には意味を持たない半導体基板に接続されたメタ
ル配線（以下、半導体基板接続メタル配線という）によ
って、ウエハに入射したチャージの逃げ道が増えること
により、チャージアップダメージは低減される。本発明
の第５の態様のように、半導体基板接続メタル配線を広
域に配置することは、プラズマで均一にした場合と同じ
効果によりプラズマダメージを低減させることができ
る。

【００１７】

【実施例】以下に、本発明に係る半導体装置およびその
製造方法を添付の図面に示す好適実施例に基づいて詳細
に説明する。

【００１８】図１（ａ）および（ｂ）は、本発明の第１
および第２の態様の半導体装置を製造するための第３お
よび第４の態様の半導体装置の製造方法を実施すること
によって得られるシリコンウエハの一実施例を示す部分
概略断面図および部分概略平面図である。

【００１９】図１（ａ）および（ｂ）は、本発明が実施
された、ＬＳＩチップが形成されたシリコンウエハの素
子を形成しない部分であるスクライブライン１およびそ
の近傍の断面模式図および平面模式図である。

【００２０】図１（ａ）および（ｂ）において、参照符
号１は、素子を形成しない領域であるスクライブライ
ン、２は素子分離のために形成されたＬＯＣＯＳ酸化膜
（二酸化シリコン）、３はＬＯＣＯＳ酸化膜２の間に形
成されたゲート酸化膜である。ゲート酸化膜３上に本発
明の第１の態様の最も特徴とする容量を持たせる部分を
形成するためのポリシリコン４が形成される。５は本発
明の第２の態様の最も特徴とする回路的に意味を持たな
いメタル配線であり、６は、シリコン（Ｓｉ）基板を示
す。ＬＯＣＯＳ酸化膜２、ゲート酸化膜３およびその上
に形成されたポリシリコン４と、メタル配線５との間に
は絶縁のための層間絶縁膜７が形成され、層間絶縁膜７
上にはシリコンデバイスの表面安定化ならびに外部環境
からの保護のための保護膜となるパッシベーション膜８
が形成されている。層間絶縁膜７には、メタル配線５と
ポリシリコン４との間およびメタル配線５とＳｉ基板６
との間にはコンタクトホール９が穿設され、ポリシリコ
ン４を図中左側のメタル配線５に電気的に接続し、一方
図中右側の配線５はＳｉ基板６に接続することができる
ように構成される。

【００２１】参照符号１０はＴｉＮ（チタンナイトライ
ド）であり、１１はメタル配線５を構成するアルミニウ
ム（Ａｌ）またはアルミニウム合金を示し、１２はコン
タクト電極として用いられるタングステン（Ｗ）プラグ
であり、１３はＴｉＳｉ₂ （チタンシリサイド）であ
る。ここで、コンタクト電極として用いられるタングス
テンプラグ１２の下のＴｉＮ１０、すなわちタングステ
ンプラグ１２と層間絶縁膜７、例えばＣＶＤ−ＰＳＧ膜
などやポリシリコン４との間に形成されたＴｉＮ１０
は、主に、タングステン（Ｗ）の層間絶縁膜７やポリシ
リコン４への付着をよくするためのものである。また、
メタル配線５を構成するＡｌ合金１１上のＴｉＮ１０、
すなわちＡｌ合金１１とパッシベーション膜８、例えば
ＣＶＤ−ＰＳＧ膜、Ｐ−ＳｉＮ膜、Ｐ−ＳｉＯ膜などや
層間絶縁膜７との間に形成されたＴｉＮ１０はＡｌ（Ａ
ｌ合金）のパターニングのフォトリソグラフィの際の反
射防止膜として用いられる。これらのＴｉＮ１０が積層
構造になることでメタル配線の信頼性寿命を向上させる
ことができるという効果もある。また、チタンシリサイ
ドＴｉＳｉ₂ １３は、層間絶縁膜７に形成されたコンタ
クトホール９の底面のＳｉ基板６やポリシリコン４とコ
ンタクト電極のタングステンプラグ１２に形成されたＴ
ｉＮ１０との介面にバリヤメタルとして形成される。

【００２２】このようにして、メタル配線５（図中左
側）と本発明の第１の態様の容量となるポリシリコン４
との電気的接続および本発明の第２の態様の特徴である
メタル配線５（図中右側）のＳｉ基板６への接続（電気
的接続）を達成することができる。こうして、たとえプ
ラズマプロセス中に生じた電荷が素子中に留まるとして
も、ウエハ中のスクライブライン１のポリシリコン４と
ゲート酸化膜３、Ｓｉ基板６とにより形成されるＭＯＳ
キャパシタに均一に分散させることができるし、メタル
配線５を通して前述の電荷をＳｉ基板６に逃がすことが
できる。従って、本発明の半導体装置を製造する際のプ
ラズマプロセス中にウエハ内にチャージアップを発生さ
せることがないので、素子のチャージアップダメージを
防止、低減することができるので、本発明の半導体装置
は高い信頼性と高歩留りのために低コストとを同時に達
成することができる。

【００２３】次に、図１（ａ）および（ｂ）を参照し
て、本発明の特徴とする非素子形成領域であるスクライ
ブライン１に容量および回路的に無意味な半導体基板
（Ｓｉ基板）に接続されたメタル配線の構成およびその
構成方法について説明する。

【００２４】まずＳｉ基板に従来のＬＯＣＯＳ法を用い
て素子分離のための二酸化シリコンを素子形成領域だけ
でなくスクライブライン１をも分離するように選択的に
成長させて、ＬＯＣＯＳ酸化膜２を形成した後、素子領
域およびスクライブライン１のＬＯＣＯＳ酸化膜２の間
に薄い、例えば２００Åの厚みのゲート酸化膜３を成長
させる。引き続き、素子領域およびスクライブライン１
のゲート酸化膜３上はもちろんウエハ全域にポリシリコ
ン４を成長させる。次に必要ならば裏面のポリシリコン
および酸化膜を除去する。

【００２５】次に、ポリシリコン４が素子領域にゲート
電極として残るのと同様に素子を形成しない領域である
スクライブライン１にも、図２に示すように飛び飛びに
残るようにレジストをパターニングした後、このレジス
トをマスクとしてドライエッチング法により、例えば反
応ガスとしてＣｌ₂ ＋Ｏ₂ を用い圧力１００ｍＴｏｒ
ｒ、ＲＦパワー１００Ｗの条件で反応性ドライエッチン
グ装置を用いて、ポリシリコン４をエッチングする。こ
の後、素子領域においては、ＬＳＩ形成のための種々の
工程、例えば、イオン注入、アニール、拡散層の形成、
サイドウォールの形成（二酸化シリコンの成長、ドライ
エッチングによるエッチバック）などを繰り返し行って
素子領域を形成する。

【００２６】最後に、層間絶縁膜７として、例えば５０
００Åの二酸化シリコン膜やＣＶＤ−ＰＳＧ膜などを成
長させた後に、素子領域と同様にスクライブライン１に
もコンタクトホール９を異方性反応性エッチングによっ
て穿設し、コンタクト電極を形成する。ここでコンタク
ト電極はＡｌ（アルミニウム）電極でもよいが、Ａｌと
Ｓｉとの相互反応を防止し、アロイスパイクや固相成長
を抑制するために、コンタクトホール９の底面となるポ
リシリコン４およびＳｉ基板６上にＴｉ（チタン）を被
着後、例えば、約６００℃の熱処理によりＴｉのシリサ
イド化を行って薄いＴｉＳｉ₂ 膜を形成し、その上面
（コンタクトホールの内底面）およびコンタクトホール
の内側面および層間絶縁膜７の上面にタングステンプラ
グ１２の付着膜としてＴｉＮ１０の薄膜を形成した後、
コンタクトホール９をタングステン（Ｗ）１２で埋めて
コンタクト電極を形成する。次いで、素子領域において
もスクライブライン１においても、その上にメタル配線
５を形成するためのＡｌ合金１１を被着し、その上にさ
らにＴｉＮ１０薄膜を被着した後に、メタル配線５を残
して層間絶縁膜７までエッチングして不用なＴｉＮ１
０、Ａｌ合金およびＴｉＮ１０を除去し、最後に保護膜
としてのパッシベーション膜８をメタル配線５を覆うよ
うに形成する。

【００２７】こうして、素子領域にＬＳＩが形成されて
いる間にスクライブライン１においては、キャパシタを
形成するメタル配線５で接続されたポリシリコン４およ
びＳｉ基板６に接続されたメタル配線５が形成され、そ
の後のプラズマプロセスにおいて電荷が生じても、スク
ライブライン１のポリシリコン４とゲート酸化膜３、Ｓ
ｉ基板６とによって形成されるＭＯＳキャパシタに分散
させ、または半導体基板接続メタル配線５によってＳｉ
基板６に逃がすことができるのでチャージアップを生じ
ることがなく、形成されるＬＳＩ素子に発生するチャー
ジアップダメージを防止あるいは低減することができ
る。従って、ＬＳＩ素子の歩留りを向上させ、高信頼性
および低コストを達成できる。素子領域の形成に用いる
マスク（ステッパマスク）やレチクル等のスクライブラ
イン１にも予めパターンを付けておくだけで、また、ス
クライブライン１に容量および半導体基板接続用メタル
配線を形成するための何ら新しい工程を加える必要がな
いので、プロセス上でもコストアップとはならない。従
って、本発明の第３および第４の半導体装置の製造方法
によれば、高信頼線の半導体装置を低コストで高歩留り
で製造することができる。

【００２８】本発明においては、ゲート酸化膜３やＳｉ
基板６とＭＯＳキャパシタを形成するポリシリコン４お
よび半導体基板接続用メタル配線５を形成するために、
素子を形成しない領域を用いているが、シリコンデバイ
スで、素子部以外の領域としては、ウエハをチップに切
り出す時のスクライブラインを用いている。この領域は
チップを切り出すための切りシロであるため、完成した
チップには残らず、本来の半導体装置には何ら影響を与
えない。この領域は従来ステッパーの位置合わせマーク
や膜厚測定パタン、プロセスモニター用ＴＥＧ等が配置
されているが、元々十分なスペースがあるため、本発明
を実施するのに最も適している。本発明において素子を
形成しない領域としては、スクライブラインに限定する
ものではなく、ウエハ周辺部のチップにならない領域を
利用しても良い。図１ではメタル配線が１層のものを示
したが、何層のものでも同様である。なお、本発明にお
いては、ポリシリコン４とゲート酸化膜３、Ｓｉ基板６
とによって容量を形成するように構成したが本発明はこ
れに限定されるわけではなく、どのようなものでもよ
い。例えば、Ｃｕ等の高融点金属などを用いることがで
きる。

【００２９】図２は、本発明の第３の態様を実施した場
合の本発明の第１の態様の半導体装置形成のウエハに容
量を持たせるためのポリシリコン４の配置図の一例を示
す。このようにゲート酸化膜３やＳｉ基板６とによって
容量を形成するためのポリシリコン４を間隔を開けて配
置することで、従来から入っていたアライメントマーク
他をそのスペースに挿入すれば良い。この容量部を形成
するポリシリコン４は図１のような平面である必要はな
く、トレンチキャパシタのように凹凸を持たせても良
い。

【００３０】図１では、ゲート酸化膜３やＳｉ基板６と
によってＭＯＳキャパシタを形成するポリシリコン４に
メタル配線５を接続したが、メタル配線５を行うか否
か、行った場合、ビラデザインするかは、配線容量を増
加させない限り任意である。

【００３１】図３は、本発明の第４の態様を実施した場
合の本発明の第２の態様の半導体装置形成ウエハの半導
体基板接続メタル配線５の配置図の一例を示す。本発明
は多くのチップにまたがるように配置するほど効果が大
きいが、図３のようにするとウエハのほぼ全面を一本の
メタル配線でつなぐことができる。本実施例では、この
メタル配線をスクライブライン上に配置したが、素子領
域中に配置しても良い。ただし、この場合は、配線容量
の増加がないよう十分留意しなくてはならない。また、
本発明の第１の態様の容量形成のための部分を図３のよ
うにウエハ全域に連続して配置することも可能である。

【００３２】

【発明の効果】本発明によれば、いずれの態様において
もプラズマプロセスによるチャージアップが起こりにく
いよう、また起こった場合も一箇所に集中しにくいよう
にしたため、絶縁破壊による不良モードを低減させ、製
品歩留りを向上することができる。また同様の理由によ
り、製品の信頼性寿命を延命させることができる。

【図面の簡単な説明】

【図１】（ａ）は、本発明に係る半導体装置を形成す
るウエハの一実施例を示す概略部分断面図であり、
（ｂ）は、（ａ）の概略部分平面図である。

【図２】本発明に係る半導体装置を形成するウエハの
別の実施例を示す概略部分平面図である。

【図３】（ａ）および（ｂ）は、それぞれ本発明に係
る半導体装置を形成するウエハの別の実施例を示す平面
図および部分拡大平面図である。

【図４】本発明の半導体装置の素子領域を定義する部
分平面図である。

【符号の説明】

１スクライブライン２ＬＯＣＯＳ酸化膜３ゲート酸化膜４ポリシリコン５メタル配線６Ｓｉ基板７層間絶縁膜８パッシベーション膜９コンタクトホール１０ＴｉＮ１１アルミ合金１２タングステンプラグ１３ TiSi₂ １４ボンディングパッド

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3065 H01L 21/822 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】半導体装置の製造工程において、ＬＳＩチ
ップが形成されたウエハ上に設けられた、回路的には意
味を持たない、半導体基板に接続されたメタル配線を有
することを特徴とする半導体装置。
【請求項２】前記メタル配線がアルミニウムまたはアル
ミニウム合金で構成されることを特徴とする請求項１に
記載の半導体装置。
【請求項３】前記メタル配線がタングステンプラグによ
って半導体基板に接続されることを特徴とする請求項１
または２に記載の半導体装置。
【請求項４】前記回路的には意味を持たないメタル配線
を、前記ＬＳＩチップの素子を形成する素子領域内に配
置することを特徴とする請求項１〜３のいずれかに記載
の半導体装置。
【請求項５】前記回路的には意味を持たないメタル配線
を、前記ＬＳＩチップの素子を形成する素子領域以外の
素子を形成しない領域に配置することを特徴とする請求
項１〜３のいずれかに記載の半導体装置。
【請求項６】半導体装置製造工程において、ウエハにＬ
ＳＩチップを形成する際に、同時に前記ウエハ上に回路
的に意味を持たない、半導体基板に接続されたメタル配
線を形成し、この後にプラズマプロセスを行うことを特
徴とする半導体装置の製造方法。
【請求項７】前記メタル配線が、複数のチップにまたが
って施される請求項６に記載の半導体装置の製造方法。
【請求項８】前記回路的には意味を持たないメタル配線
によって、前記プラズマプロセスにおいて前記ウエハに
入射したチャージを基板へ逃がすことを特徴とする請求
項６または７に記載の半導体装置の製造方法。
【請求項９】前記メタル配線がアルミニウムまたはアル
ミニウム合金で構成されることを特徴とする請求項６〜
８のいずれかに記載の半導体装置の製造方法。
【請求項１０】前記メタル配線がタングステンプラグに
よって半導体基板に接続されることを特徴とする請求項
６〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】前記回路的には意味を持たないメタル配
線を、前記ＬＳＩチップの素子を形成する素子領域内に
配置することを特徴とする請求項６〜１０のいずれかに
記載の半導体装置の製造方法。
【請求項１２】前記回路的には意味を持たないメタル配
線を、前記ＬＳＩチップの素子を形成する素子領域以外
の素子を形成しない領域に配置することを特徴とする請
求項６〜１０のいずれかに記載の半導体装置の製造方
法。