JP2536423B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に高融点金属シリコン化合物膜（以後、高融点
金属シリサイド膜と記す）を含んだゲート電極とこのゲ
ート電極の側面に設けられた絶縁膜からなるスペーサと
の形成方法に関する。

【０００２】

【従来の技術】近年、半導体装置のゲート電極の微細化
に伴ない、ゲート電極の低抵抗化が重要となっている。
そのため、抵抗の低い高融点金属シリサイド膜をゲート
電極の一部として用いた半導体装置が主流となってきて
いる。また、微細化の一環として、セルフアライン・コ
ンタクト孔によりソース・ドレイン拡散領域からの電極
の取り出し口であるコンタクト孔を形成することが、多
用されている。

【０００３】半導体装置の製造工程の断面図である図３
を参照すると、多結晶シリコン膜上に高融点金属シリサ
イド膜を積層した構造のゲート電極を有し，セルフアラ
イン・コンタクト孔を有する従来の半導体装置は、以下
のように形成される。

【０００４】まず、Ｐ型のシリコン基板２０１表面の素
子分離領域に選択的にフィールド酸化膜２０２が形成さ
れ、さらに、シリコン基板２０１表面の素子形成領域に
選択的にゲート酸化膜２０３が形成される。Ｎ型の多結
晶シリコン膜２０４が全面に形成され、さらに、例えば
タングステンシリサイド膜からなる高融点金属シリサイ
ド膜２０５が全面に堆積される〔図３（ａ）〕。この段
階では、この高融点金属シリサイド膜２０５は非晶質で
ある。

【０００５】次に、高融点金属シリサイド膜２０５上の
全面に、５００℃以上（例えば、８５０℃）の温度で第
１のシリコン酸化膜２０５が堆積される。このシリコン
酸化膜２０５の成膜時の温度により、上記高融点金属シ
リサイド膜２０５は、熱処理が施されてグレイン成長が
起り、高融点金属シリサイド膜２１５になる〔図３
（ｂ）〕。この高融点金属シリサイド膜２１５が例えば
タングステンシリサイド膜からなる場合、グレインの粒
径は３〜５ｎｍ程度である。このシリコン酸化膜２０５
は、後工程におけるスペーサの形成等の工程において高
融点金属シリサイド膜２１５等を保護することと、ソー
ス電極およびドレイン電極とゲート電極とを絶縁分離す
ることとを目的としている。

【０００６】次に、ゲート電極が形成される領域を覆う
フォトレジスト膜２０７が、シリコン酸化膜２０６上に
形成される。このフォトレジスト膜２０７をマスクにし
たＲＩＥ法により、シリコン酸化膜２０６，高融点金属
シリサイド膜２１５および多結晶シリコン膜２０４が順
次エッチングされ、これらはそれぞれシリコン酸化膜２
０６ａ，高融点金属シリサイド膜２１５ａおよび多結晶
シリコン膜２０４ａとなり、多結晶シリコン膜２０４ａ
と高融点金属シリサイド膜２１５ａとからなるゲート電
極が形成される。上記エッチングに際して、ゲート酸化
膜２０３は多結晶シリコン膜２０４のエッチング・のス
トッパーとして機能するはずであるが、このゲート酸化
膜２０３のゲート電極に覆われていない部分にはピンホ
ール２２０が形成される〔図３（ｃ）〕。

【０００７】次に、上記フォトレジスト膜２０７が除去
される。ゲート電極をマスクにしたイオン注入により、
Ｎ型のソース拡散領域２０８，ドレイン拡散領域２０９
が形成される。全面に再び第２のシリコン酸化膜２１６
が形成される〔図３（ｄ）〕。

【０００８】次に、このシリコン酸化膜２１６およびゲ
ート酸化膜２０３がエッチバックさる。これにより、ゲ
ート電極の側面には第２のシリコン酸化膜からなるスペ
ーサ２１７が形成され、このスペーサ２１７およびゲー
ト電極の直下にのみゲート酸化膜２０３ａが残置され
る。このエッチバックにより露出されたソース拡散領域
２０８およびドレイン拡散領域２０９の表面は、荒れた
形状を有する〔図３（ｅ）〕。図示は省略するが、さら
にソース電極，ドレイン電極等の金属配線の形成等がな
され、半導体装置が完成する。

【０００９】

【発明が解決しようとする課題】上述の半導体装置の製
造方法には、グレイン成長した高融点金属シリサイド膜
に起因する問題点がある。

【００１０】図３と図３（ｃ）の斜視図である図４とを
併せて参照すると、第１の問題点はトランジスタ特性の
低下および劣化であり、ゲート電極のエッチング形成時
に起因した問題点である。高融点金属シリサイド膜２１
５，多結晶シリコン膜２０４を順次エッチングする際
に、この高融点金属シリサイド膜２１５のグレインに対
応した表面モホロジーが順次下層の膜に転写されること
に起因する。

【００１１】まず、この表面モホロジーが多結晶シリコ
ン膜２０４に転写されるため、エッチングにより露出さ
れた多結晶シリコン膜２０４ａの側面には凹凸が生じる
〔図４〕。この結果、同一のゲート電極内において、ゲ
ート長が一様ではなくなり、しきい値電圧等の所望のト
ランジスタ特性が得にくくなり、局所的な電界集中が発
生してゲート酸化膜の絶縁破壊が起りやすくなる。

【００１２】次に、この表面モホロジーがゲート酸化膜
２０３に転写される結果、ピンホール２２０が形成され
る〔図４，図３（ｃ），図３（ｄ）〕。ピンホール２２
０が形成されるような状態でスペーサ２１７形成のため
のエッチバック（およびゲート酸化膜２０３のエッチン
グ）等を行なうと、上述したように、ソース拡散領域２
０８およびドレイン拡散領域２０９の表面が荒れた形状
を有することになる〔図３（ｅ）〕。この結果、ソース
拡散領域２０８およびドレイン拡散領域２０９とシリコ
ン基板２０１との間のＰＮ接合耐圧が低下し、接合リー
クが増大する。

【００１３】第２の問題点は、特開平１−２４３４７１
号公報により指摘された問題点である。ゲート電極をエ
ッチング加工した後の第２のシリコン酸化膜２１６の形
成の際に、グレイン成長した高融点金属シリサイド膜２
１５がゲート電極から食み出したり，剥れやすくなるこ
とがあるということにある。この現象は、このシリコン
酸化膜を高温で堆積するときに発生する。

【００１４】半導体装置の製造工程の断面図である図５
を参照すると、上記公開公報によるこの第２の問題点の
解決方法は、以下のようになっている。

【００１５】まず、例えばＰ型の半導体基板３０１表面
の素子分離領域に選択的にフィールド酸化膜３０２が形
成され、さらに、半導体基板３０１表面の素子形成領域
に選択的にゲート酸化膜３０３が形成される。Ｎ型の多
結晶シリコン膜３０４が全面に形成され、さらに、タン
グステンシリサイド膜が全面に堆積される。次に、この
タングステンシリサイド膜上の全面に、第１のシリコン
酸化膜３０５が堆積される。このとき、上記タングステ
ンシリサイド膜はグレイン成長が促進され、タングステ
ンシリサイド膜３１５となる〔図５（ａ）〕。

【００１６】次に、フォトレジスト膜３０７が形成され
る。このフォトレジスト膜３０７をマスクにしたＲＩＥ
法により、シリコン酸化膜３０６，タングステンシリサ
イド膜３１５および多結晶シリコン膜３０４が順次エッ
チングされ、これらはそれぞれシリコン酸化膜３０６
ａ，高融点金属シリサイド膜３１５ａおよび多結晶シリ
コン膜３０４ａとなり、多結晶シリコン膜３０４ａとタ
ングステンシリサイド膜３１５ａとからなるゲート電極
が形成される〔図５（ｂ）〕。なお上記エッチングに際
して、このゲート酸化膜３０３のゲート電極に覆われて
いない部分にはピンホール３２０が形成される。

【００１７】次に、上記フォトレジスト膜３０７が除去
され、Ｎ型のソース拡散領域３０８，ドレイン拡散領域
３０９が形成される。続いて、タングステンシリサイド
膜のグレイン成長の促進が抑制される５００℃未満の温
度（例えば、３５０〜４５０℃）で、膜厚１００ｎｍ程
度の第２のシリコン酸化膜３１６が全面に堆積される。
このシリコン酸化膜３１６の成膜温度が低温であること
から、ゲート電極に対するステップ・カバリッジは良好
ではないが、タングステンシリサイド膜３１５の剥れお
よびゲート電極から食み出しは生じない〔図５
（ｃ）〕。

【００１８】次に、５００℃以上の高温で、膜厚１００
〜４００ｎｍ程度の第３のシリコン酸化膜３２６が、全
面に堆積される。このシリコン酸化膜３２６の成膜温度
は高温ではあるが、タングステンシリサイド膜３１５の
側面を含めたゲート電極の周囲がシリコン酸化膜３１６
により物理的に保護されているため、タングステンシリ
サイド膜３１５の剥れおよびゲート電極から食み出しは
生じない。また、このシリコン酸化膜３２６は、ゲート
電極に対するステップ・カバリッジが良好である〔図５
（ｄ）〕。

【００１９】次に、ソース拡散領域３０８およびドレイ
ン拡散領域３０９の表面が露出されるまでシリコン酸化
膜のエッチバックが行なわれ、ゲート酸化膜３０３，シ
リコン酸化膜３１６，３２６はそれぞれゲート酸化膜３
０３ａ，シリコン酸化膜３１６ａ，３２６ａとなり、ゲ
ート電極の側面はシリコン酸化膜３１６ａ，３２６ａよ
りなるスペーサ３１７により覆われることになる〔図５
（ｅ）〕。なお、このエッチバックにより露出されたソ
ース拡散領域３０８およびドレイン拡散領域３０９の表
面は、荒れた形状を有している。

【００２０】上記公開公報記載の方法よれば、確かに上
記第２の問題点は解決される。しかしながらこの方法で
は、ゲート電極の形成加工の際にピンポール３２０が生
じること等から、上記第１の問題点は未解決のままであ
る。さらに、この方法では、スペーサ３１７を形成する
ために２度のシリコン酸化膜（シリコン酸化膜３１６，
３２６）の成膜を行なっており、製造原価が上昇すると
いう別の問題点を含むことになる。

【００２１】したがって本発明の半導体装置の製造方法
の目的は、ゲート電極を構成する高融点金属シリサイド
膜のグレインに対応した表面モホロジーが順次下層の膜
に転写されることに起因するトランジスタ特性の低下，
および劣化を抑止し、ゲート電極をエッチング加工した
後のスペーサ用のシリコン酸化膜の形成の際の高融点金
属シリサイド膜のゲート電極から食み出したり，剥れや
すくなるのを防止し、さらに、製造原価の上昇を回避す
ることにある。

【００２２】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体膜と高融点金属シリサイド膜とからな
るゲート電極を有する半導体装置の製造方法において、
高融点金属シリコン化合物膜のグレイン成長の促進が抑
制される温度でこの高融点金属シリサイド膜上に第１の
シリコン酸化膜を堆積する工程と、この高融点金属シリ
サイド膜等をパターニングしてゲート電極を形成した
後、このゲート電極の側面を覆うスペーサ用の第２のシ
リコン酸化膜を高融点金属シリコン化合物膜のグレイン
成長の促進が抑制される温度で堆積する工程と、さら
に、第１，および第２のシリコン酸化膜を熱処理する工
程とを有する。

【００２３】好ましくは、形成段階での上記半導体膜が
多結晶シリコン膜もしくは非晶質シリコン膜であり、堆
積段階での上記高融点金属シリコン化合物膜が非晶質の
高融点金属シリコン化合物膜である。

【００２４】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２５】半導体装置の製造工程の断面図である図１
を参照すると、本発明の第１の実施例による半導体装置
は、以下のように形成される。

【００２６】まず、例えばＰ型のシリコン基板１０１表
面の素子分離領域に選択的にフィールド酸化膜１０２が
形成され、シリコン基板１０１表面の素子形成領域に選
択的にゲート酸化膜１０３が形成される。所望の導電型
を有する半導体膜として、例えばＮ型の多結晶シリコン
膜１０４が、ＬＰＣＶＤ法等により全面に形成される。
例えばタングステンシリサイド膜からなる高融点金属シ
リサイド膜１０５が、所望温度でのスパッタリングによ
り全面に堆積される。成膜段階でのこの高融点金属シリ
サイド膜１０５は、粒径の小さなグレインからなる多結
晶膜でもよいが、好ましくは非晶質膜である。この高融
点金属シリサイド膜１０５上の全面に、第１のシリコン
酸化膜１０５が堆積される〔図１（ａ）〕。このシリコ
ン酸化膜１０６の成膜温度は、上記高融点金属シリサイ
ド膜１０５のグレイン成長の促進が抑制される温度であ
る。この高融点金属シリサイド膜１０５がタングステン
シリサイド膜からなる場合のシリコン酸化膜１０６の成
膜温度は、５００℃未満が好ましく、例えば３５０〜４
５０℃である。このシリコン酸化膜１０６の成膜方法
は、常圧ＣＶＤ法，ＬＰＣＶＤ法もしくはプラズマＣＶ
Ｄ法である。

【００２７】次に、ゲート電極が形成される領域を覆う
フォトレジスト膜１０７が、シリコン酸化膜１０６上に
形成される。このフォトレジスト膜１０７をマスクにし
たＲＩＥ法により、まずシリコン酸化膜１０６がエッチ
ングされ、シリコン酸化膜１０６ａが形成される〔図１
（ｂ）〕。

【００２８】続いて、フォトレジスト膜１０７とシリコ
ン酸化膜１０６ａをマスクにして、高融点金属シリサイ
ド膜１０５および多結晶シリコン膜１０４が順次ドライ
エッチングされ、これらはそれぞれ高融点金属シリサイ
ド膜１０５ａおよび多結晶シリコン膜１０４ａとなり、
多結晶シリコン膜１０４ａと高融点金属シリサイド膜１
０５ａとからなるゲート電極が形成される〔図１
（ｃ）〕。

【００２９】本実施例では、このゲート電極の形成加工
の際に、上記の条件でシリコン酸化膜１０６の形成を行
なっているため、上記高融点金属シリサイド膜１０５が
成膜段階で多結晶膜である場合にも、この高融点金属シ
リサイド膜１０５の（グレインによる）表面モホロジー
の有する凹凸は極めて小さいことから、これの多結晶シ
リコン膜１０４への転写の影響は小さい。また、上記高
融点金属シリサイド膜１０５が成膜段階で非晶質である
場合には、高融点金属シリサイド膜１０５の表面モホロ
ジーはほぼ平坦であると見なせることから、これの多結
晶シリコン膜１０４への転写は皆無と考えて良いことに
なる。それ故、まず、エッチングにより露出された多結
晶シリコン膜１０４ａの側面にはほとんど凹凸が生じた
い。この結果、同一のゲート電極内において、ゲート長
がほぼ一様になり、しきい値電圧等の所望のトランジス
タ特性が得やすくなり、局所的な電界集中の発生による
ゲート酸化膜の絶縁破壊が起りにくくなる。さらに本実
施例では、このゲート電極の形成加工の際のゲート酸化
膜１０３のエッチング露出面へのピンホールの形成は大
幅に回避されることになる。

【００３０】次に、上記フォトレジスト膜１０７が除去
される。ゲート電極をマスクにしたイオン注入により、
Ｎ型のソース拡散領域１０８，ドレイン拡散領域１０９
が形成される。全面にスペーサ用の所望の膜厚の第２の
シリコン酸化膜１１６が形成される〔図１（ｄ）〕。こ
のシリコン酸化膜１１６の成膜温度は、上記第１のシリ
コン酸化膜１０６の成膜温度と同じである。さらに、こ
のシリコン酸化膜１１６の成膜方法は、ゲート電極に対
するステップ・カバリッジが比較的良好であることが要
求されることから、原料の１つにＴＥＯＳを用いたプラ
ズマＣＶＤ法が好ましい。

【００３１】このような第２のシリコン酸化膜１１６の
成膜条件から、このシリコン膜１１６の成膜段階での高
融点金属シリサイド膜１０５ａのゲート電極から食み出
し，剥れは、防止される。さらに本実施例では、スペー
サ用のシリコン酸化膜の形成が１度ですむため、製造原
価の上昇も起らない。

【００３２】次に、上記シリコン酸化膜１１６およびゲ
ート酸化膜１０３がエッチバックさる。これにより、ソ
ース拡散領域１０８およびドレイン拡散領域１０９に対
するセルフアライン・コンタクト孔が形成され、ゲート
電極の側面には第２のシリコン酸化膜からなるスペーサ
１１７が形成され、このスペーサ１１７およびゲート電
極の直下にのみゲート酸化膜１０３ａが残置される。そ
の後、シリコン酸化膜１０６ａ，スペーサ１１７の電気
的な絶縁性を向上させるために、５００℃以上の高温で
の熱処理が行なわれる。この熱処理により、シリコン酸
化膜１０６ａ，スペーサ１１７等の膜質は熱酸化による
シリコン酸化膜の膜質に近ずく。同時に、高融点金属シ
リサイド膜１０５ａのグレイン成長が促進されてこの膜
は高融点金属シリサイド膜１１５となる。したがって、
ゲート電極は多結晶シリコン膜１０４ａと高融点金属シ
リサイド膜１１５とから構成されることになる〔図１
（ｅ）〕。

【００３３】この熱処理の際には、高融点金属シリサイ
ド膜１０５ａの側面を含めたゲート電極の周囲がシリコ
ン酸化膜１０６とスペーサ１１７とにより物理的に保護
されているため、高融点金属シリサイド膜１０５ａの剥
れおよびゲート電極から食み出しは生じない。なお、こ
の熱処理は、第２のシリコン酸化膜１１６の成膜直後に
行なってもよい。

【００３４】さらに、図示は省略するが、ソース電極，
ドレイン電極等の金属配線の形成等がなされ、本実施例
による半導体装置が完成する。

【００３５】上述したようにゲート電極の形成加工段階
でのゲート酸化膜１０３のエッチング露出面へのピンホ
ールの形成が概ね回避されることから、スペーサ１１７
形成のための上記エッチバックにより露出されたソース
拡散領域１０８およびドレイン拡散領域１０９の表面
は、荒れた形状を有しない。それ故、本実施例による半
導体装置では、ソース拡散領域１０８およびドレイン拡
散領域１０９とシリコン基板１０１との間のＰＮ接合耐
圧の低下，接合リークの増大は、回避される。

【００３６】半導体装置の主要製造工程の斜視図である
図２を参照すると、本発明の第２の実施例は、Ｎ型の多
結晶シリコン膜の代りにＮ型の非晶質シリコン膜が形成
されるという点で上記第１の実施例と異なっている。

【００３７】フォトレジスト膜１０７をマスクにしたゲ
ート電極の加工形成のための一連のエッチングにより、
非晶質シリコン膜１１４と高融点金属シリサイド膜１０
５ａとからなるゲート電極が形成される。本実施例で
は、第２のシリコン酸化膜の成膜直後もしくはスペーサ
形成直後のシリコン酸化膜の膜質改善のための熱処理に
より、高融点金属シリサイド膜１０５ａのグレイン成長
が促進され、非晶質シリコン膜１１４は多結晶シリコン
膜に変換される。したがって、最終的にはゲート電極
は、上記第１の実施例と同様に、多結晶シリコン膜とグ
レイン成長が促進された高融点金属シリサイド膜とから
構成されることになる。

【００３８】上記第２の実施例では、ゲート電極の形成
段階において、エッチングにより露出された非晶質シリ
コン膜１１４の側面はほぼ平坦になる。この結果、同一
のゲート電極内におけるゲート長の一様性によるしきい
値電圧等の所望のトランジスタ特性の獲得，局所的な電
界集中によるゲート酸化膜の絶縁破壊の回避等に対して
は、本実施例は上記第１の実施例より優れたものとな
る。

【００３９】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、所望の導電型の半導体膜と高融点
金属シリサイド膜とからなるゲート電極をエッチングに
より形成する際して、エッチングされた半導体膜の側面
への凹凸の発生，およびゲート酸化膜表面へのピンホー
ルの形成が抑止されるため、トランジスタ特性の低下や
劣化が回避される。さらに本発明によれば、ゲート電極
のスペーサ用の第２のシリコン酸化膜の堆積が製造原価
を上昇させることなく実現し、このシリコン酸化膜の堆
積に際してのゲート電極を構成する上記高融点金属シリ
サイド膜の剥れとゲート電極外への食み出しとを防止で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の製造工程の断面図であ
る。

【図２】本発明の第２の実施例の主要工程の斜視図であ
る。

【図３】従来の半導体装置の製造工程の断面図である。

【図４】上記従来の半導体装置の主要工程の斜視図であ
る。

【図５】従来の別の半導体装置の製造工程の断面図であ
る。

【符号の説明】

１０１，２０１ シリコン基板 １０２，２０２，３０２ フィールド酸化膜 １０３，１０３ａ，２０３，２０３ａ，３０３，３０３
ａ ゲート酸化膜 １０４，１０４ａ，２０４，２０４ａ，３０４，３０４
ａ 多結晶シリコン膜 １０５，１０５ａ，１１５，２０５，２１５，２１５ａ
高融点金属シリサイド膜 １０６，１０６ａ，１１６，２０６，２０６ａ，２１
６，３０６，３０６ａ，３１６，３１６ａ，３２６，３
２６ａ シリコン酸化膜 １０７，２０７，３０７ フォトレジスト膜 １０８，２０８，３０８ ソース拡散領域 １０９，２０９，３０９ ドレイン拡散領域 １１４ 非晶質シリコン膜 １１７，２１７，３１７ スペーサ ２２０，３２０ ピンホール ３０１ 半導体基板 ３１５，３１５ａ タングステンシリサイド膜

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板表面の素子分離領
   域にフィールド酸化膜を形成し、該半導体基板表面の素
   子形成領域にゲート絶縁膜を形成し、所定の導電型の半
   導体膜を全面に形成し、高融点金属シリコン化合物膜を
   全面に堆積する工程と、 前記高融点金属シリコン化合物膜のグレイン成長の促進
   が抑制される温度で、第１のシリコン酸化膜を全面に堆
   積する工程と、 所定のパターンを有するフォトレジスト膜をマスクにし
   て、前記第１のシリコン膜，前記高融点金属シリコン化
   合物膜および前記半導体膜を順次エッチングを行ない、
   上面が該第１のシリコン酸化膜で覆われた該半導体膜お
   よび該高融点金属シリコン化合物膜からなるゲート電極
   を形成する工程と、 該ゲート電極をマスクにして、前記素子形成領域の前記
   半導体基板表面に逆導電型のソース・ドレイン拡散領域
   を形成する工程と、 前記温度で第２のシリコン酸化膜を全面に形成する工程
   と、 前記ソース・ドレイン拡散領域表面が露出するまで前記
   第２のシリコン酸化膜と前記ゲート絶縁膜とのエッチバ
   ックを行ない、前記ゲート電極の側面に、該第２のシリ
   コン酸化膜からなるスペーサを形成する工程と、 熱処理を行なう工程とを有することを特徴とする半導体
   装置の製造方法。
2. 【請求項２】 形成段階での前記半導体膜が多結晶シリ
   コン膜もしくは非晶質シリコン膜であることを特徴とす
   る請求項１記載の半導体装置の製造方法。
3. 【請求項３】 堆積段階での前記高融点金属シリコン化
   合物膜が非晶質の高融点金属シリコン化合物膜であるこ
   とを特徴とする請求項１，あるいは請求項２記載の半導
   体装置の製造方法。