JPH039572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH039572A JPH039572A JP1146351A JP14635189A JPH039572A JP H039572 A JPH039572 A JP H039572A JP 1146351 A JP1146351 A JP 1146351A JP 14635189 A JP14635189 A JP 14635189A JP H039572 A JPH039572 A JP H039572A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000002093 peripheral effect Effects 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にフローティ
ングゲートを有する不揮発性メモリの製造方法に関する
。
ングゲートを有する不揮発性メモリの製造方法に関する
。
従来の製造方法について、第３図を用いて、工程順に説
明する。
明する。
まずシリコン基板１の表面にフィールド酸化膜２と第１
の酸化膜４とを既知の方法で形成し、メモリセル部１８
をバターニングした第１のポリシリコン層（フローティ
ングゲート）３を形成したのちに、周辺回路部１７の第
１の酸化膜４（図示せず）を除去して、メモリセル部１
８の第１の酸化膜４を残すことにより、第３図（ａ）に
示す構造を得る。
の酸化膜４とを既知の方法で形成し、メモリセル部１８
をバターニングした第１のポリシリコン層（フローティ
ングゲート）３を形成したのちに、周辺回路部１７の第
１の酸化膜４（図示せず）を除去して、メモリセル部１
８の第１の酸化膜４を残すことにより、第３図（ａ）に
示す構造を得る。
そのあと第３図（ｂ）に示すように、既知の方法で第２
の酸化膜５Ａ、５Ｂを形成する。
の酸化膜５Ａ、５Ｂを形成する。
つづいて第３図（Ｃ）に示すように、第２のポリシリコ
ン層６を形成する。
ン層６を形成する。
ひきつづいて第３図（ｄ）に示すように、メモリセル部
１８をバターニングし、ゲート部分のみを残す。
１８をバターニングし、ゲート部分のみを残す。
さらに第３図（ｅ）に示すように、周辺回路部１７のバ
ターニングを行ない、ゲート部を残す。
ターニングを行ない、ゲート部を残す。
ＲＬ後に側面酸化膜９を形成し、周辺回路部１７とメモ
リセル部１８のソース領域１２とドレイン領域１３とを
形成し、層間絶縁膜層（ＢＰＳＧ）１０を堆積させ、配
線コンタクト１４を設けてＡｅ配線１１を形成し完成す
る（第３図（ｆ））。
リセル部１８のソース領域１２とドレイン領域１３とを
形成し、層間絶縁膜層（ＢＰＳＧ）１０を堆積させ、配
線コンタクト１４を設けてＡｅ配線１１を形成し完成す
る（第３図（ｆ））。
従来の製造方法では、周辺回路部１７のゲート酸化膜５
Ａとメモリセル部１８のゲート酸化膜５Ｂとを同時に（
同一温度、同一時間で）形成していたため、独立して膜
厚を制御することができなかった。
Ａとメモリセル部１８のゲート酸化膜５Ｂとを同時に（
同一温度、同一時間で）形成していたため、独立して膜
厚を制御することができなかった。
ポリシリコン層３の上に形成される酸化膜５Ｂは、シリ
コン基板１の上に形成される酸化膜５Ａよりも、耐圧が
低いということが知られている。
コン基板１の上に形成される酸化膜５Ａよりも、耐圧が
低いということが知られている。
メモリセル部１８のトランジスタの耐圧が低くなるのを
防止するため、第２の酸化膜５Ｂの膜厚を厚くすると、
周辺回路部１７のトランジスタの動作電流が低くなると
いうことが避けられなかった。
防止するため、第２の酸化膜５Ｂの膜厚を厚くすると、
周辺回路部１７のトランジスタの動作電流が低くなると
いうことが避けられなかった。
さらにポリシリコン層３上の酸化膜５Ｂの耐圧は高温で
酸化すると改善されるが、高温の酸化では酸化膜の成長
速度が速過ぎるために、シリコン基板１の上に酸化膜５
Ａを形成する際に、膜厚を正確に制御することができな
い。
酸化すると改善されるが、高温の酸化では酸化膜の成長
速度が速過ぎるために、シリコン基板１の上に酸化膜５
Ａを形成する際に、膜厚を正確に制御することができな
い。
本発明の目的は、メモリセル部のフローティングゲート
の上の酸化膜と周辺回路部のトランジスタのゲート酸化
膜とを、それぞれ所望の厚さに制御できる半導体装置の
製造方法を提供することにある。
の上の酸化膜と周辺回路部のトランジスタのゲート酸化
膜とを、それぞれ所望の厚さに制御できる半導体装置の
製造方法を提供することにある。
本発明の半導体装置の製造方法は、シリコン基板の表面
にフィールド酸化膜を形成し、メモリセル部に第１のポ
リシリコン層（フローティングゲート）を形成しバター
ニングする工程と、周辺回路部のトランジスタのゲート
部分の第１の酸化膜を除去する工程と、前記第１のポリ
シリコン層の上に第２の酸化膜を形成する工程と、メモ
リセル部に第２のポリシリコン層と、周辺回路部に第３
の酸化膜を形成する工程とを含んで構成される。
にフィールド酸化膜を形成し、メモリセル部に第１のポ
リシリコン層（フローティングゲート）を形成しバター
ニングする工程と、周辺回路部のトランジスタのゲート
部分の第１の酸化膜を除去する工程と、前記第１のポリ
シリコン層の上に第２の酸化膜を形成する工程と、メモ
リセル部に第２のポリシリコン層と、周辺回路部に第３
の酸化膜を形成する工程とを含んで構成される。
本発明の第１の実施例について、第１図を参照して説明
する。
する。
本実施例においては、まず従来と同様の工程によって、
第３図（ｃ）に示す構造を得る。
第３図（ｃ）に示す構造を得る。
つづいて周辺回路部１７の第２のポリシリコン層６を除
去して、メモリセル部１８に第２のポリシリコン層（コ
ントロールゲート）６を残す（第１図（ａ））。
去して、メモリセル部１８に第２のポリシリコン層（コ
ントロールゲート）６を残す（第１図（ａ））。
さらに第１図（ｂ）に示すように、周辺回路部１７の第
２の酸化膜５Ａを除去し、第１図（ｃ）に示すように、
９“００℃のスチーム雰囲気中で第３の酸化膜７を２５
０人形成する。
２の酸化膜５Ａを除去し、第１図（ｃ）に示すように、
９“００℃のスチーム雰囲気中で第３の酸化膜７を２５
０人形成する。
このようにして周辺回路部１７とメモリセル部１８とに
、それぞれ所望の膜厚の第３の酸化ＷＡ７と第２の酸化
膜５Ｂとをそれぞれ形成することができる。
、それぞれ所望の膜厚の第３の酸化ＷＡ７と第２の酸化
膜５Ｂとをそれぞれ形成することができる。
それから第１図（ｄ）に示すように周辺回路部１７のト
ランジスタを形成する部分にバターニングしたゲートポ
リシリコン層８を形成してから、第１図（ｅ）のように
メモリセル部１８をバターニングする６ 最後に第１図（ｆ）に示すように酸化を行ない、側面酸
化膜９を形成してから、周辺回路１７のトランジスタと
メモリセル部１８のソース領域１２とドレイン領域１３
とを形成し、層間絶縁膜１ （ＢＰＳＧ）１０を堆積さ
せ、配線コンタクト１４を設けて、Ａｅ配線１１を施し
完成する。
ランジスタを形成する部分にバターニングしたゲートポ
リシリコン層８を形成してから、第１図（ｅ）のように
メモリセル部１８をバターニングする６ 最後に第１図（ｆ）に示すように酸化を行ない、側面酸
化膜９を形成してから、周辺回路１７のトランジスタと
メモリセル部１８のソース領域１２とドレイン領域１３
とを形成し、層間絶縁膜１ （ＢＰＳＧ）１０を堆積さ
せ、配線コンタクト１４を設けて、Ａｅ配線１１を施し
完成する。
本実施例の特徴は、周辺回路部１７の酸化膜７とメモリ
セル部１８のフローティングゲート上の酸化膜５Ｂとを
、別工程で形成することにある。
セル部１８のフローティングゲート上の酸化膜５Ｂとを
、別工程で形成することにある。
本実施例の効果は、第１にそれぞれの工程に最も適した
酸化温度を選べるということである。
酸化温度を選べるということである。
第２にそれぞれの膜厚を最適なものにすることができる
ことである。
ことである。
さらに本発明の第２の実施例について、第２図を参照し
て説明する。
て説明する。
周辺回路部１７とメモリセル部１８とに、所望の第３の
酸化膜７と第２の酸化膜５Ｂとを形成するところまでは
、第１図（Ｃ）までと同様である。
酸化膜７と第２の酸化膜５Ｂとを形成するところまでは
、第１図（Ｃ）までと同様である。
第１図（Ｃ）の工程のあと、第２６図（ａ）Ｌ″、、示
すように周辺回路部１７にゲートポリシリコン層１５を
形成してから、タングステンなどのシリサイド層１６を
周辺回路部１７とメモリセル部１８との上に形成する。
すように周辺回路部１７にゲートポリシリコン層１５を
形成してから、タングステンなどのシリサイド層１６を
周辺回路部１７とメモリセル部１８との上に形成する。
つづいて第２図（ｂ）に示すように周辺回路部１７のゲ
ー トをバターニングする。
ー トをバターニングする。
ひきつづいて第２図（ｃ）に示すようにメモリセル部の
ゲートをパターニングする７ その結果、各ゲート電極上にはシリサイド層１６が形成
される。シリサイドは電気抵抗がポリシリコンよりも低
いということが知られているので、ゲート電極の層抵抗
を下げることができる。
ゲートをパターニングする７ その結果、各ゲート電極上にはシリサイド層１６が形成
される。シリサイドは電気抵抗がポリシリコンよりも低
いということが知られているので、ゲート電極の層抵抗
を下げることができる。
ここでも、周辺回路部１７の酸化膜７とメモリセル部１
８のフローティングゲート３の上の酸化膜５Ｂとがそれ
ぞれ別工程で形成されている。
８のフローティングゲート３の上の酸化膜５Ｂとがそれ
ぞれ別工程で形成されている。
本発明によればつぎの効果がある。
（１）低い温度で周辺回路用トランジスタのゲート酸化
膜を薄くできることにより、周辺回路用トランジスタの
動作電流を高くすることができる。
膜を薄くできることにより、周辺回路用トランジスタの
動作電流を高くすることができる。
（２）高い温度でメモリセル部のフローティングゲート
上の酸化膜を所望の厚さにすることができることにより
、充分な耐圧をもつ優れた不揮性半導体メモリを得るこ
とができる。
上の酸化膜を所望の厚さにすることができることにより
、充分な耐圧をもつ優れた不揮性半導体メモリを得るこ
とができる。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を工程順
に示す断面図、第２図（ａ）〜（ｃ）は本発明の第２の
実施例を工程順に示す断面図、第３図（ａ）〜（ｆ）は
従来の半導体不揮発性メモリの製造方法を工程順に示す
断面図である。 １・・・シリコン基板（ウェーハ）、２・・・フィール
ド酸化膜（ＳｉＯ□）、３・・・第１のポリシリコン層
（フローティングゲート）、４・・・第１の酸化膜、５
Ａ、５Ｂ・・・第２の酸化膜、６・・・第２のポリシリ
コン層（コントロールゲート）、７・・・第３の酸化膜
、８・・・ゲートポリシリコン層、９・・・側面酸化膜
、１０・・・層間絶縁膜層（ＢＰＳＧ）、１１・・・Ａ
！配線、１２・・・ソース領域、１３・−・ドレイン領
域、１４・・・配線コンタクト、１５・・・ゲートポリ
シリコン層、１６・・・シリサイド層、１７・・・周辺
回路部、１８・・・メモリセル部。
に示す断面図、第２図（ａ）〜（ｃ）は本発明の第２の
実施例を工程順に示す断面図、第３図（ａ）〜（ｆ）は
従来の半導体不揮発性メモリの製造方法を工程順に示す
断面図である。 １・・・シリコン基板（ウェーハ）、２・・・フィール
ド酸化膜（ＳｉＯ□）、３・・・第１のポリシリコン層
（フローティングゲート）、４・・・第１の酸化膜、５
Ａ、５Ｂ・・・第２の酸化膜、６・・・第２のポリシリ
コン層（コントロールゲート）、７・・・第３の酸化膜
、８・・・ゲートポリシリコン層、９・・・側面酸化膜
、１０・・・層間絶縁膜層（ＢＰＳＧ）、１１・・・Ａ
！配線、１２・・・ソース領域、１３・−・ドレイン領
域、１４・・・配線コンタクト、１５・・・ゲートポリ
シリコン層、１６・・・シリサイド層、１７・・・周辺
回路部、１８・・・メモリセル部。
Claims (1)
- メモリセル・トランジスタと、周辺回路用トランジスタ
とを同一回路上に形成する二層ポリシリコン構造の半導
体装置の製造方法において、シリコン基板表面にフィー
ルド酸化膜を形成してから第１の酸化膜を形成する工程
と、メモリセル部に第１のポリシリコン層を形成してか
らパターニングする工程と、周辺回路用トランジスタの
ゲート部分の第１の酸化膜を除去する工程と、前記第１
のポリシリコン層上に第２の酸化膜を形成する工程と、
メモリセル部に第２のポリシリコン層を形成する工程と
、周辺回路トランジスタ部に第３の酸化膜を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146351A JPH039572A (ja) | 1989-06-07 | 1989-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146351A JPH039572A (ja) | 1989-06-07 | 1989-06-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH039572A true JPH039572A (ja) | 1991-01-17 |
Family
ID=15405749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146351A Pending JPH039572A (ja) | 1989-06-07 | 1989-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH039572A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663084A (en) * | 1994-05-13 | 1997-09-02 | Samsung Electronics Co., Ltd. | Method for manufacturing nonvolatile semiconductor memory device |
| US5915907A (en) * | 1996-08-19 | 1999-06-29 | Fuji Hensokuki Co., Ltd. | Apparatus for turning articles in storage structures |
| US6329247B1 (en) | 1999-08-04 | 2001-12-11 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method thereof |
| KR100417368B1 (ko) * | 2000-06-09 | 2004-02-05 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
| US6706593B1 (en) | 1996-08-29 | 2004-03-16 | Nec Electroincs Corporation | Method for manufacturing a nonvolatile semiconductor storage device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150781A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS63117470A (ja) * | 1986-11-06 | 1988-05-21 | Mitsubishi Electric Corp | モス型半導体装置およびその製造方法 |
-
1989
- 1989-06-07 JP JP1146351A patent/JPH039572A/ja active Pending
Patent Citations (2)
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| US6933197B2 (en) | 2000-06-09 | 2005-08-23 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
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