JPS5843574A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS5843574A JPS5843574A JP56141744A JP14174481A JPS5843574A JP S5843574 A JPS5843574 A JP S5843574A JP 56141744 A JP56141744 A JP 56141744A JP 14174481 A JP14174481 A JP 14174481A JP S5843574 A JPS5843574 A JP S5843574A
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- 230000005669 field effect Effects 0.000 title claims abstract description 14
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 3
- 239000000463 material Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 15
- 150000004767 nitrides Chemical class 0.000 abstract description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052796 boron Inorganic materials 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 3
- 238000001020 plasma etching Methods 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000003475 lamination Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 13
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OZFAFGSSMRRTDW-UHFFFAOYSA-N (2,4-dichlorophenyl) benzenesulfonate Chemical compound ClC1=CC(Cl)=CC=C1OS(=O)(=O)C1=CC=CC=C1 OZFAFGSSMRRTDW-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はへ電界効果トランジスタに係わり、特にチャン
ネルが二重拡散法で形成される場合←、ゲート直列抵抗
の増大を防ぎ、かつ絶縁ゲートの製作上の精度を向上さ
せた電界効果トランジスタに舅する。 ≧ ・ 、 ・通常二重拡散法によって、チャンネルを形成する電界
効果トランジスタにおいては、９熱酸化躾Ｓ・１０２等
をマスク・として二重拡・散′法に・よってチャンネル
を形成した、後、その上部に絶縁ゲートを作る方法と、
先に絶縁ゲ〒トを゛形成しに後にこの絶縁ゲートをマス
クとして二重拡散を行いゲートの下へチャンネルを形成
する方法がある一１前者の方法を用いると素子の一作は
容易であ、るがマスク位胃合わせ精度やフォトエラ・チ
ング精度の関係でパターンの微細化に限度があり、絶縁
ゲートを形成する際の熱酸化工程により、基板表面の不
純物の再々布がおこり、チャンネル内の不一物一度の制
御が難しい。その結果スレッシ１ホールド電圧（Ｖｔｈ
）等の電気的特性のバラツキが生じる。これに対し後者
の方法を用いるとマスクパターンの微細化が可能となり
、熱処理による不純物の再分布が防止でき、スレッシュ
ホールド電圧（Ｖｔｈ）の制御が、電気的特性の面で信
頼性が向上する。第１図は先に絶縁ゲートを形成した後
に、この絶縁ゲートをマスクとして二重拡−を行い、ゲ
ートの下のチャンネルを形成した場合の後者の方法によ
る構成図である。
ネルが二重拡散法で形成される場合←、ゲート直列抵抗
の増大を防ぎ、かつ絶縁ゲートの製作上の精度を向上さ
せた電界効果トランジスタに舅する。 ≧ ・ 、 ・通常二重拡散法によって、チャンネルを形成する電界
効果トランジスタにおいては、９熱酸化躾Ｓ・１０２等
をマスク・として二重拡・散′法に・よってチャンネル
を形成した、後、その上部に絶縁ゲートを作る方法と、
先に絶縁ゲ〒トを゛形成しに後にこの絶縁ゲートをマス
クとして二重拡散を行いゲートの下へチャンネルを形成
する方法がある一１前者の方法を用いると素子の一作は
容易であ、るがマスク位胃合わせ精度やフォトエラ・チ
ング精度の関係でパターンの微細化に限度があり、絶縁
ゲートを形成する際の熱酸化工程により、基板表面の不
純物の再々布がおこり、チャンネル内の不一物一度の制
御が難しい。その結果スレッシ１ホールド電圧（Ｖｔｈ
）等の電気的特性のバラツキが生じる。これに対し後者
の方法を用いるとマスクパターンの微細化が可能となり
、熱処理による不純物の再分布が防止でき、スレッシュ
ホールド電圧（Ｖｔｈ）の制御が、電気的特性の面で信
頼性が向上する。第１図は先に絶縁ゲートを形成した後
に、この絶縁ゲートをマスクとして二重拡−を行い、ゲ
ートの下のチャンネルを形成した場合の後者の方法によ
る構成図である。
１−はドレイン領域でゲート酸化膜４の上にゲート電極
（ポリシリコン）５が積層され、この絶縁ゲートを取り
囲むようにベース領域２及びソース領域３が形成される
。 、、１１・：１−１１１： 第２図は第１図を説明する為の拡大図である。
（ポリシリコン）５が積層され、この絶縁ゲートを取り
囲むようにベース領域２及びソース領域３が形成される
。 、、１１・：１−１１１： 第２図は第１図を説明する為の拡大図である。
この方法を用いる際に問題となるのは、第２図に示すよ
うに従来のケミカルエツチングではホトレジストのパタ
ーン７に対してサイドエツチングが■および■方向へ進
み、しかも形状が一定していない。すなわちマスク４パ
ターンを忠実に再現しない点である。この事は同じ様に
ゲート酸化膜４でも発生する。
うに従来のケミカルエツチングではホトレジストのパタ
ーン７に対してサイドエツチングが■および■方向へ進
み、しかも形状が一定していない。すなわちマスク４パ
ターンを忠実に再現しない点である。この事は同じ様に
ゲート酸化膜４でも発生する。
この様な絶縁ゲ゛−トをマスクにして二重拡散を行うと
、第３図に示すような形状となり、ベースの拡散■とソ
ースの拡散層が同じマスクから拡散されない為、たとえ
ばチャンネル長（Ｌｃ）を１．６μ−で形成した場合、
確らずしもチャンネル幅が一定とはならずｌｉのように
０．５μ霞と短かい所が発生し、さらにソース領域３が
ベース領域に近づくとソース領域３とドレイン領域１と
が接触して電気的短絡状態となることもある。
、第３図に示すような形状となり、ベースの拡散■とソ
ースの拡散層が同じマスクから拡散されない為、たとえ
ばチャンネル長（Ｌｃ）を１．６μ−で形成した場合、
確らずしもチャンネル幅が一定とはならずｌｉのように
０．５μ霞と短かい所が発生し、さらにソース領域３が
ベース領域に近づくとソース領域３とドレイン領域１と
が接触して電気的短絡状態となることもある。
一方、電界効果トランジスタのスイッチング時間は、ソ
ース接地の場合、 τ−Ｃｇｓ−ｒｇ＋’ｌ：”：１１−、ｅ −Ｂ
ｋ：比例ｔ６゜・ ） ここでＣ９Ｓはゲート・ソース電極闇容最、ｒｇはゲー
ト直列抵抗、９−は順伝達アドミッタンス、ｌ−ｅはリ
ードのインダクタンスである。
ース接地の場合、 τ−Ｃｇｓ−ｒｇ＋’ｌ：”：１１−、ｅ −Ｂ
ｋ：比例ｔ６゜・ ） ここでＣ９Ｓはゲート・ソース電極闇容最、ｒｇはゲー
ト直列抵抗、９−は順伝達アドミッタンス、ｌ−ｅはリ
ードのインダクタンスである。
したがってゲート直列抵抗「９が小さい程スイッチング
時間は速い。
時間は速い。
一般にゲニト電極をポリシリコンで形成した場合、ポリ
シリコンの抵抗率が同じならば、ポリシリコンの膜厚が
大きい程ゲート直列抵抗「Ｏを小さくする事ができるが
、あまり膜厚を大きくすると、ポリシリコンにクラック
が発生して電気的絶縁がおきたり、よく知られている様
なゲートとソース電極を二層配線とする・構造において
は、中間に介在させる絶縁体の段切れによる電気的短絡
状態が発生するためポリシリコン自体の厚さの制約があ
る。又ポリシリコン電極は製造時の熱拡散や、酸化工程
においてポリシリコン自体が酸化される為２０〜４０％
Ｉｉ！度の膜厚の減少となり、ゲート直列抵抗が大きく
なってスイッチング時間が長（なり、スイッチング特性
に悪い影響をおよぼした。 ゛本発明は、上記の点に鑑
みてなされたもので、ゲート絶・縁膜上のゲート電極の
上にシリコン窒化１１ｓｉｓＮ＊を重ねた構造とする事
によりゲート−電極の膜厚の減少を防止し、かつこの絶
縁ゲートをマスクにソース拡散を行い、製造上の歩留り
のよい電界効果トランジスタを提供する事を目的とする
。
シリコンの抵抗率が同じならば、ポリシリコンの膜厚が
大きい程ゲート直列抵抗「Ｏを小さくする事ができるが
、あまり膜厚を大きくすると、ポリシリコンにクラック
が発生して電気的絶縁がおきたり、よく知られている様
なゲートとソース電極を二層配線とする・構造において
は、中間に介在させる絶縁体の段切れによる電気的短絡
状態が発生するためポリシリコン自体の厚さの制約があ
る。又ポリシリコン電極は製造時の熱拡散や、酸化工程
においてポリシリコン自体が酸化される為２０〜４０％
Ｉｉ！度の膜厚の減少となり、ゲート直列抵抗が大きく
なってスイッチング時間が長（なり、スイッチング特性
に悪い影響をおよぼした。 ゛本発明は、上記の点に鑑
みてなされたもので、ゲート絶・縁膜上のゲート電極の
上にシリコン窒化１１ｓｉｓＮ＊を重ねた構造とする事
によりゲート−電極の膜厚の減少を防止し、かつこの絶
縁ゲートをマスクにソース拡散を行い、製造上の歩留り
のよい電界効果トランジスタを提供する事を目的とする
。
以下本発明の一実施例を図面を参照して詳細に説明する
− １４１！Ｉにおいて１はＮ型基板でありしかもドレイン
領域でもある。まず、塞”板１の上にゲート酸化１１４
を１０００人、ヒ素がドープされた低抵抗のゲートポリ
シリコン５を５０００人、窒化１１６を１５００大それ
ぞれ所定の厚さで積層したものをホトレジスト膜７によ
ってバターニングを行い開口部８を形成する。
： ′ ・次にこのレジスト開口
部をマスクに反応性イオンエツチングにようｔ窒化膜６
．ポリシリコン５゜ゲート酸化１１１１４を順次エツチ
ングする。
− １４１！Ｉにおいて１はＮ型基板でありしかもドレイン
領域でもある。まず、塞”板１の上にゲート酸化１１４
を１０００人、ヒ素がドープされた低抵抗のゲートポリ
シリコン５を５０００人、窒化１１６を１５００大それ
ぞれ所定の厚さで積層したものをホトレジスト膜７によ
ってバターニングを行い開口部８を形成する。
： ′ ・次にこのレジスト開口
部をマスクに反応性イオンエツチングにようｔ窒化膜６
．ポリシリコン５゜ゲート酸化１１１１４を順次エツチ
ングする。
この反応性イオンエツチングは、異方性エツチングのた
め、その断□面はレジストアの切断面と内じ形状９とな
る。 □ 次によく知られているイオン注入に゛よつて上の方向か
らベース不純物としてボロンを打ち込む。□この時、開
口部８以外は厚いレジスト１１７で榎われているので、
ボロンはレジスト中でストップされる。
め、その断□面はレジストアの切断面と内じ形状９とな
る。 □ 次によく知られているイオン注入に゛よつて上の方向か
らベース不純物としてボロンを打ち込む。□この時、開
口部８以外は厚いレジスト１１７で榎われているので、
ボロンはレジスト中でストップされる。
ここで、レジスト族を除去した後、基板１の開口部表面
へ薄い窒化膜１０を２００〜５００Ａ形成する。
へ薄い窒化膜１０を２００〜５００Ａ形成する。
第５図は１１ｏｏ℃の１１１［で６時間のドライブイン
によってベース領域２を４μ−の深さで形成した状態を
示した。
によってベース領域２を４μ−の深さで形成した状態を
示した。
この時、基板１の開口部表面及びゲートポリシリコン５
の表面がそれぞれ窒化膜で覆われているので高温で長時
間の熱拡散において雰囲気中の酸素ガスによる基板１及
びポリシリコン５表面の酸化は行われない。
の表面がそれぞれ窒化膜で覆われているので高温で長時
間の熱拡散において雰囲気中の酸素ガスによる基板１及
びポリシリコン５表面の酸化は行われない。
次にソース領域３は、前記絶縁ゲートをマスクにイオン
注入によって上の方か、らソース不純物とし′ｉ、・ てリンを打ち込む。この−、、テは５００人の薄いシリ
コン窒化膜１０を通して、ベース領域２の表面に注入さ
れるが、それ以外の場所では厚い窒化膜中ヘトラップさ
れる。第６図は１１００℃の温度で４５分のドライブイ
ンによりてベース領域２の中ヘソース領、域３を１．５
μ−の深さで形成した状態を示した。この後二層配線と
するための中間絶縁層１１としてシリコン酸化物をＣＶ
Ｄ法によって１．５〜２μｍ形成し、ホトエツチング技
術によってソース領域のコンタクトホールと、ゲート電
極上の一部端子取出し角のコンタクトホール（図示して
いない）をあけ、電極用・の金属を蒸着し、ホトエツチ
ングによりゲート電極領域とソース電極領域１２を分離
する。次いでドレインの電気接続は裏面より行いドレイ
ン電極１３を蒸着する。
注入によって上の方か、らソース不純物とし′ｉ、・ てリンを打ち込む。この−、、テは５００人の薄いシリ
コン窒化膜１０を通して、ベース領域２の表面に注入さ
れるが、それ以外の場所では厚い窒化膜中ヘトラップさ
れる。第６図は１１００℃の温度で４５分のドライブイ
ンによりてベース領域２の中ヘソース領、域３を１．５
μ−の深さで形成した状態を示した。この後二層配線と
するための中間絶縁層１１としてシリコン酸化物をＣＶ
Ｄ法によって１．５〜２μｍ形成し、ホトエツチング技
術によってソース領域のコンタクトホールと、ゲート電
極上の一部端子取出し角のコンタクトホール（図示して
いない）をあけ、電極用・の金属を蒸着し、ホトエツチ
ングによりゲート電極領域とソース電極領域１２を分離
する。次いでドレインの電気接続は裏面より行いドレイ
ン電極１３を蒸着する。
上述した本発明の一実施例の構成図を第７図に示した。
本発明によれば、ゲート領域及びソース領域の微細化が
可能で、（かも従来の電界効果トランジスタにおけるス
イッチング特性を改善する事が出来る。 ・：
１ｌｌｌ。
可能で、（かも従来の電界効果トランジスタにおけるス
イッチング特性を改善する事が出来る。 ・：
１ｌｌｌ。
・−′
よえ１、−２゜呈″゛め＞＋）ｖ＞Ｍｆ□□ヶー。
極上のシリコン窒化膜の膜厚を最適化する事により、ソ
ース領域形成時のリンの不純物を選択的にイオン注入す
ることができ、ソース領域にドレイン領域とが接触して
電気的短絡をおこす事がなく、−追上の歩留りも向上す
る。
ース領域形成時のリンの不純物を選択的にイオン注入す
ることができ、ソース領域にドレイン領域とが接触して
電気的短絡をおこす事がなく、−追上の歩留りも向上す
る。
また、ベース領域上のシリコン窒化膜は、ベース領域表
面のシリコンの酸化を防止することにより酸化膜中への
ボロンの吸い出し効果がないため、スレッシュホールド
電圧（Ｖｔｈ）等の電気的特性のバラツキを改善するこ
とができる。
面のシリコンの酸化を防止することにより酸化膜中への
ボロンの吸い出し効果がないため、スレッシュホールド
電圧（Ｖｔｈ）等の電気的特性のバラツキを改善するこ
とができる。
さらに、本発明ではゲート電極がシリコン窒化膜とシリ
コン酸化膜の二層構造で糟われでいる為、二層は配線に
おける信頼性を大幅に向上させることができる。
コン酸化膜の二層構造で糟われでいる為、二層は配線に
おける信頼性を大幅に向上させることができる。
なお、上記実施例においてＮチャンネルの電界効果トラ
ンジスタを例にとって説明したが、Ｐチャンネルの電界
効果トランジスタ等についても適用できる。
ンジスタを例にとって説明したが、Ｐチャンネルの電界
効果トランジスタ等についても適用できる。
第１図は、従来の絶縁ゲート型電界効果トランジスタに
伴う問題点を説明するための構成図、第２図及び第３図
は従来例の問題点を説明するための断面図、第４図〜第
６図は本発明の一実施例を説明するための断面図、第７
図は、本発明の一実施例の絶縁ゲート型電界効果トラン
ジスタを説明するための構成図である。 １・・・・・・−°板（盤） ２・・・・・・ベース領域 ３・・・・・・ソース領域 ４・・・・・・ゲート酸化膜 ５・・・・・・ポリシリコンゲート電極６・・・・・・
シリコン窒化膜 ７・・・・・・レジスト膜 ８・・・・・・レジスト膜が作る開口部９・・・・・・
エツチング面 １０・・・・・・シリコン窒化膜 １１・・・・・・中間絶縁層 １２・・・・・・ソース電極領域 １３・・・・・・ドレイン電極領域
伴う問題点を説明するための構成図、第２図及び第３図
は従来例の問題点を説明するための断面図、第４図〜第
６図は本発明の一実施例を説明するための断面図、第７
図は、本発明の一実施例の絶縁ゲート型電界効果トラン
ジスタを説明するための構成図である。 １・・・・・・−°板（盤） ２・・・・・・ベース領域 ３・・・・・・ソース領域 ４・・・・・・ゲート酸化膜 ５・・・・・・ポリシリコンゲート電極６・・・・・・
シリコン窒化膜 ７・・・・・・レジスト膜 ８・・・・・・レジスト膜が作る開口部９・・・・・・
エツチング面 １０・・・・・・シリコン窒化膜 １１・・・・・・中間絶縁層 １２・・・・・・ソース電極領域 １３・・・・・・ドレイン電極領域
Claims (2)
- （１）１つの伝導型の半導体基板と、該基板の１つの表
面から広がってい・る反対の伝導型を有する＄１の領域
−と、該第１の領域内に該第１の領域と反対の伝導型彎
、有する第２の領域と、前記第１・及び第２の領域が形
成するＰＮ接合と入前記第１の゛領域と基板とが形成す
るＰ、Ｎ接合の、両者を被覆する第１の絶縁層と、該絶
縁層上に形成される導）電性物質と、その導電性物質に
積層された第２の絶縁層と、第１絶縁層の周卑を取り囲
むように形成された第３の絶縁層と１．前記第２及び第
３９絶縁層上に積層された第４の絶縁層と、を備え・、
・前記導電物質の７部分を電気的に接朝したゲート電極
と、該第２の領域においてソース電極が電気的に接続さ
れた構造において、第２絶縁層及び第３絶縁層がシリコ
ン窒化物で構成された事を特徴とする電界効果、トラン
ジスタ。 。 - （２）上記第１９領域を形成する不純物拡散マスクと該
第１の領域内に第２の領域を形成する不純物拡散マスク
の材質が異なる事資特徴とする前記特許請求の範囲第１
・項記載の電界効果トランジスタ。 ４．・・
１ ・、・ １
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141744A JPS5843574A (ja) | 1981-09-10 | 1981-09-10 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141744A JPS5843574A (ja) | 1981-09-10 | 1981-09-10 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843574A true JPS5843574A (ja) | 1983-03-14 |
Family
ID=15299184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141744A Pending JPS5843574A (ja) | 1981-09-10 | 1981-09-10 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328071A (ja) * | 1986-07-01 | 1988-02-05 | ゼネラル・エレクトリック・カンパニイ | 閾値安定性を有しソ−ス・ゲ−ト間短絡部の少ないｍｏｓ装置 |
| JPH04187830A (ja) * | 1990-11-20 | 1992-07-06 | Hitachi Ltd | ガスタービン設備 |
-
1981
- 1981-09-10 JP JP56141744A patent/JPS5843574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328071A (ja) * | 1986-07-01 | 1988-02-05 | ゼネラル・エレクトリック・カンパニイ | 閾値安定性を有しソ−ス・ゲ−ト間短絡部の少ないｍｏｓ装置 |
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