JPH07112020B2 - Ｅｐｒｏｍセルの製造方法 - Google Patents
Ｅｐｒｏｍセルの製造方法Info
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- JPH07112020B2 JPH07112020B2 JP62096391A JP9639187A JPH07112020B2 JP H07112020 B2 JPH07112020 B2 JP H07112020B2 JP 62096391 A JP62096391 A JP 62096391A JP 9639187 A JP9639187 A JP 9639187A JP H07112020 B2 JPH07112020 B2 JP H07112020B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 本発明は酸化物−窒化物−酸化物から成る層間誘電体を
有するEPROMセルの製造方法に係る。
有するEPROMセルの製造方法に係る。
集積回路製造技術に関する比較的最近の研究から、通常
使用されている単層酸化ケイ素層の代わりに酸化物−窒
化物−酸化物（以後、ONOの略記することがある）から
成る３層構造の誘電体層を用いる方が有利であることが
分かった。ONO誘電体は特に、低リーク電流、高耐圧と
言った電気特性の他、低電界での欠陥が特に少ない点で
優れていることが証明されている。
使用されている単層酸化ケイ素層の代わりに酸化物−窒
化物−酸化物（以後、ONOの略記することがある）から
成る３層構造の誘電体層を用いる方が有利であることが
分かった。ONO誘電体は特に、低リーク電流、高耐圧と
言った電気特性の他、低電界での欠陥が特に少ない点で
優れていることが証明されている。
前記特定を特に利用するEPROMメモリの２層のポリシリ
コン層の間にこの３層構造ONO層を層間誘電体として使
用しようと考えるのは当然である。
コン層の間にこの３層構造ONO層を層間誘電体として使
用しようと考えるのは当然である。
この方向での試みがこれまでいろいろと行なわれて来た
が、ONO誘電体層の輪郭形成に必要なマスクを除去した
後に誘電体層表面を本質的に洗浄することに問題のある
ことが証明された。洗浄は普通フッ化水素酸エッチング
により行なうが、上層の酸化物層の厚さが不確定にな
り、セルの再現性に悪影響を与える。また上層酸化物層
の厚さを必要以上に大きくしなければならず、そのため
熱処理時間が長くなって３層構造ONO層の電気特性を劣
化する結果となる。最後に、洗浄中細心の注意を払って
もマスクの残留物がわずかに残る一方、マスクされてい
ない誘電体は微量の埃を吸着する傾向があり、誘電体の
欠陥の原因となる。
が、ONO誘電体層の輪郭形成に必要なマスクを除去した
後に誘電体層表面を本質的に洗浄することに問題のある
ことが証明された。洗浄は普通フッ化水素酸エッチング
により行なうが、上層の酸化物層の厚さが不確定にな
り、セルの再現性に悪影響を与える。また上層酸化物層
の厚さを必要以上に大きくしなければならず、そのため
熱処理時間が長くなって３層構造ONO層の電気特性を劣
化する結果となる。最後に、洗浄中細心の注意を払って
もマスクの残留物がわずかに残る一方、マスクされてい
ない誘電体は微量の埃を吸着する傾向があり、誘電体の
欠陥の原因となる。
従って本発明の目的は、マスク材料によって誘電体が汚
染されることにより洗浄の必要が生じるという問題を解
決し、ONO誘電体を用いて品質が良く再現性の高いEPROM
セルを構成できるようにすることである。
染されることにより洗浄の必要が生じるという問題を解
決し、ONO誘電体を用いて品質が良く再現性の高いEPROM
セルを構成できるようにすることである。
本発明により、上記目的は下記の方法により達成され
る。本発明の方法は、（ａ）半導体基板（１）の上にゲ
ート酸化物（４）を形成する工程、（ｂ）EPROMセルの
フローティングゲートを形成するために第１ポリシリコ
ン層（５）を堆積する工程、（ｃ）酸化物（７）−窒化
物（８）−酸化物（９）の３層から成る誘電体（６）を
堆積する工程、（ｄ）前記誘電体（６）の全面を覆う付
加ポリシリコン層（10）を堆積する工程、（ｅ）保護マ
スク（11）によって、前記誘電体（６）のEPROMセルを
形成する領域（２）を覆う工程、（ｆ）前記セル形成領
域（２）の境界を確定するために、このセル形成領域
（２）の両側の誘電体（６）を除去する工程、（ｇ）前
記保護マスク（11）を除去する工程、（ｈ）前記EPROM
セルのコントロールゲートを形成するために第２ポリシ
リコン層（12）を堆積する工程、（ｉ）前記第２ポリシ
リコン層（12）の上に、酸化物層（13）を形成する工
程、（ｊ）保護マスク（14）によって、前記酸化物層
（13）のセル形成領域（２）を覆う工程、（ｋ）前記酸
化物層（13）と、前記第２ポリシリコン層（12）と、前
記付加ポリシリコン層（10）と、前記誘電体（６）と
を、前記保護マスク（14）の両側で除去する工程、
（１）前記第１ポリシリコン層（５）と、前記ゲート酸
化物（４）とを、前記保護マスク（14）の両側で除去す
る工程、（ｍ）前記保護マスク（14）を除去する工程、
から成ることを特徴とする方法である。
る。本発明の方法は、（ａ）半導体基板（１）の上にゲ
ート酸化物（４）を形成する工程、（ｂ）EPROMセルの
フローティングゲートを形成するために第１ポリシリコ
ン層（５）を堆積する工程、（ｃ）酸化物（７）−窒化
物（８）−酸化物（９）の３層から成る誘電体（６）を
堆積する工程、（ｄ）前記誘電体（６）の全面を覆う付
加ポリシリコン層（10）を堆積する工程、（ｅ）保護マ
スク（11）によって、前記誘電体（６）のEPROMセルを
形成する領域（２）を覆う工程、（ｆ）前記セル形成領
域（２）の境界を確定するために、このセル形成領域
（２）の両側の誘電体（６）を除去する工程、（ｇ）前
記保護マスク（11）を除去する工程、（ｈ）前記EPROM
セルのコントロールゲートを形成するために第２ポリシ
リコン層（12）を堆積する工程、（ｉ）前記第２ポリシ
リコン層（12）の上に、酸化物層（13）を形成する工
程、（ｊ）保護マスク（14）によって、前記酸化物層
（13）のセル形成領域（２）を覆う工程、（ｋ）前記酸
化物層（13）と、前記第２ポリシリコン層（12）と、前
記付加ポリシリコン層（10）と、前記誘電体（６）と
を、前記保護マスク（14）の両側で除去する工程、
（１）前記第１ポリシリコン層（５）と、前記ゲート酸
化物（４）とを、前記保護マスク（14）の両側で除去す
る工程、（ｍ）前記保護マスク（14）を除去する工程、
から成ることを特徴とする方法である。
この方法によるとマスクが誘電体に欠陥を生じることが
無くなるため、化学エッチングにより誘電体を洗浄する
必要も無くなり、結果的に品質が良く、厚さの一定した
完璧な再現性を有する誘電体が得られる。誘電体上層の
酸化層の厚さも、所要の電気的性能に必要とされる程度
に薄くできるため、熱処理の継続時間もこれに供なって
短かくできる。第２ポリシリコン層の堆積を持つ間も誘
電体が露出したまま放置されることはなく、常に付加ポ
リシリコン層によって保護されていることによっても、
誘電体の高品質、高再現性が保証される。その上、第２
ポリシリコン層はマスクから生じる欠陥の影響を余り受
けない。
無くなるため、化学エッチングにより誘電体を洗浄する
必要も無くなり、結果的に品質が良く、厚さの一定した
完璧な再現性を有する誘電体が得られる。誘電体上層の
酸化層の厚さも、所要の電気的性能に必要とされる程度
に薄くできるため、熱処理の継続時間もこれに供なって
短かくできる。第２ポリシリコン層の堆積を持つ間も誘
電体が露出したまま放置されることはなく、常に付加ポ
リシリコン層によって保護されていることによっても、
誘電体の高品質、高再現性が保証される。その上、第２
ポリシリコン層はマスクから生じる欠陥の影響を余り受
けない。
本発明の方法によると、酸化物−窒化物−酸化物誘電体
を用いて、誘電体の欠陥及び厚さのばらつきに関連して
生じる問題の影響を受けないEPROMセルを構成すること
ができる。
を用いて、誘電体の欠陥及び厚さのばらつきに関連して
生じる問題の影響を受けないEPROMセルを構成すること
ができる。
次に、本発明によるEPROMセルの製造方法について、そ
の一例としてEPROMセルとそれに付随するトランジスタ
の製造方法を詳細に示した添付図面を参照しつつ詳細な
説明を行なう。
の一例としてEPROMセルとそれに付随するトランジスタ
の製造方法を詳細に示した添付図面を参照しつつ詳細な
説明を行なう。
第１図は単結晶シリコン基板１を示し、その上のEPROM
メモリセル及びそれに付随するトランジスタのそれぞれ
の形成領域2,3に、周知技術によりゲート酸化層４と適
当にドープした第１ポリシリコン層５とが堆積されてい
る。
メモリセル及びそれに付随するトランジスタのそれぞれ
の形成領域2,3に、周知技術によりゲート酸化層４と適
当にドープした第１ポリシリコン層５とが堆積されてい
る。
次に第２図に示すように、酸化ケイ素７と窒化ケイ素８
と酸化ケイ素９の３層から成り、３層合わせた厚さが約
200〜1000Åの３層構造（ONO）誘電体層６を周知技術に
より全面に形成する。より詳細には、最初の酸化工程で
下層酸化層７を形成した後、中間窒化物層８を堆積し、
最後に窒化物層を酸化して、望ましくは厚さ20〜100Å
の上層酸化層９を形成する。
と酸化ケイ素９の３層から成り、３層合わせた厚さが約
200〜1000Åの３層構造（ONO）誘電体層６を周知技術に
より全面に形成する。より詳細には、最初の酸化工程で
下層酸化層７を形成した後、中間窒化物層８を堆積し、
最後に窒化物層を酸化して、望ましくは厚さ20〜100Å
の上層酸化層９を形成する。
その直後に誘電体ONO6の上にポリシリコンから成る薄い
付加層10を、望ましくは300〜2000Åの厚さに形成す
る。
付加層10を、望ましくは300〜2000Åの厚さに形成す
る。
次に、望ましくはフォトレジストから成るマスク11をEP
ROMセル形成領域２のみ被覆するように設ける（第２
図）。
ROMセル形成領域２のみ被覆するように設ける（第２
図）。
マスク11に保護されていない領域において、付加ポリシ
リコン層10とONO誘電体６を順次エッチングする。マス
ク11を除去し、第３図に示すような構造体を得る。この
間、誘電体６は上に付加ポリシリコン層10を重合してい
るためにマスク11ら汚染されることがなく、欠陥が無く
なるのと同時に誘電体の厚さが確定する。特に上層酸化
層を十分に薄くできるので下層の窒化物を傷め易い熱処
理を長時間行なう必要が無くなる。
リコン層10とONO誘電体６を順次エッチングする。マス
ク11を除去し、第３図に示すような構造体を得る。この
間、誘電体６は上に付加ポリシリコン層10を重合してい
るためにマスク11ら汚染されることがなく、欠陥が無く
なるのと同時に誘電体の厚さが確定する。特に上層酸化
層を十分に薄くできるので下層の窒化物を傷め易い熱処
理を長時間行なう必要が無くなる。
同時に、ポリシリコン層10の洗浄によって生じる欠陥が
電気的性能に対して与える効果もはるかに小さくなる。
電気的性能に対して与える効果もはるかに小さくなる。
こうして獲得した構造体の上に第２ポリシリコン層12を
形成する。この層12はセル領域２において適当な熱処理
によって下にある付加ポリシリコン層10と一体化するこ
とができる。前記第２ポリシリコン層12を適宜ドープし
た後、その上に酸化層13を形成する。この結果、第４図
に示したような構造となる。
形成する。この層12はセル領域２において適当な熱処理
によって下にある付加ポリシリコン層10と一体化するこ
とができる。前記第２ポリシリコン層12を適宜ドープし
た後、その上に酸化層13を形成する。この結果、第４図
に示したような構造となる。
次にセル領域２とトランジスタ領域３の中の、第２ポリ
シリコン層の所望レイアウトに対応する適当な部分を被
覆するように、マスク14を設ける。マスクに被覆されて
いない領域において、酸化層13、第２ポリシリコン層1
2、付加ポリシリコン層10を順次エッチングし、最後にO
NO誘電体６の３層9,8,7をエッチングする。
シリコン層の所望レイアウトに対応する適当な部分を被
覆するように、マスク14を設ける。マスクに被覆されて
いない領域において、酸化層13、第２ポリシリコン層1
2、付加ポリシリコン層10を順次エッチングし、最後にO
NO誘電体６の３層9,8,7をエッチングする。
こうして得られるのが第５図に示す構造である。次に同
じ様にマスクして、セル領域２のONO誘電体の両側でポ
リシリコン層５とその下のゲート酸化層４を自己整合的
にエッチングし、第６図に示すような最終構造を得る。
じ様にマスクして、セル領域２のONO誘電体の両側でポ
リシリコン層５とその下のゲート酸化層４を自己整合的
にエッチングし、第６図に示すような最終構造を得る。
第１図、第２図、第３図、第４図、第５図及び第６図は
本発明によるEPROMセル構成方法の各工程を示す説明図
である。 １…基板、２…セル形成領域、４…ゲート酸化物、６…
誘電体、７…酸化物、８…窒化物、９…酸化物、10…付
加ポリシリコン層、11…マスク、12…第２ポリシリコン
層。
本発明によるEPROMセル構成方法の各工程を示す説明図
である。 １…基板、２…セル形成領域、４…ゲート酸化物、６…
誘電体、７…酸化物、８…窒化物、９…酸化物、10…付
加ポリシリコン層、11…マスク、12…第２ポリシリコン
層。
Claims (4)
- 【請求項１】（ａ）半導体基板（１）の上にゲート酸化
物（４）を形成する工程、（ｂ）EPROMセルのフローテ
ィングゲートを形成するために第１ポリシリコン層
（５）を堆積する工程、（ｃ）酸化物（７）−窒化物
（８）−酸化物（９）の３層から成る誘電体（６）を堆
積する工程、（ｄ）前記誘電体（６）の全面を覆う付加
ポリシリコン層（10）を堆積する工程、（ｅ）保護マス
ク（11）によって、前記誘電体（６）のEPROMセルを形
成する領域（２）を覆う工程、（ｆ）前記セル形成領域
（２）の境界を確定するために、このセル形成領域
（２）の両側の誘電体（６）を除去する工程、（ｇ）前
記保護マスク（11）を除去する工程、（ｈ）前記EPROM
セルのコントロールゲートを形成するために第２ポリシ
リコン層（12）を堆積する工程、（ｉ）前記第２ポリシ
リコン層（12）の上に、酸化物層（13）を形成する工
程、（ｊ）保護マスク（14）によって、前記酸化物層
（13）のセル形成領域（２）を覆う工程、（ｋ）前記酸
化物層（13）と、前記第２ポリシリコン層（12）と、前
記付加ポリシリコン層（10）と、前記誘電体（６）と
を、前記保護マスク（14）の両側で除去する工程、
（１）前記第１ポリシリコン層（５）と、前記ゲート酸
化物（４）とを、前記保護マスク（14）の両側で除去す
る工程、（ｍ）前記保護マスク（14）を除去する工程、
から成ることを特徴とするEPROMセルの製造方法。 - 【請求項２】前記付加ポリシリコン層（10）の厚さが約
300〜2000Åであることを特徴とする特許請求の範囲第
１項に記載のEPROMセルの製造方法。 - 【請求項３】前記誘電体（６）の厚さが約200〜1000Å
であることを特徴とする特許請求の範囲第１項に記載の
EPROMセルの製造方法。 - 【請求項４】前記誘電体（６）が厚さ約20〜100Åの酸
化物から成る上層（９）を有することを特徴とする特許
請求の範囲第３項に記載のEPROMセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT20253/86A IT1191755B (it) | 1986-04-29 | 1986-04-29 | Processo di fabbricazione per celle eprom con dielettrico ossido-nitruro-ossido |
| IT20253A/86 | 1986-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257768A JPS62257768A (ja) | 1987-11-10 |
| JPH07112020B2 true JPH07112020B2 (ja) | 1995-11-29 |
Family
ID=11165173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62096391A Expired - Fee Related JPH07112020B2 (ja) | 1986-04-29 | 1987-04-21 | Ｅｐｒｏｍセルの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4808261A (ja) |
| EP (1) | EP0243999B1 (ja) |
| JP (1) | JPH07112020B2 (ja) |
| DE (1) | DE3784758T2 (ja) |
| IT (1) | IT1191755B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1215559B (it) * | 1987-06-11 | 1990-02-14 | Sgs Microelettronica Spa | Processo di fabbricazione per celle di memoria non volatili epromelettricamente cancellabili e cella cosi' ottenuta. |
| GB2220735A (en) * | 1988-07-04 | 1990-01-17 | Geoffrey Philip Beastall | Light emitting diode torch |
| FR2635410B1 (fr) * | 1988-08-11 | 1991-08-02 | Sgs Thomson Microelectronics | Memoire de type eprom a haute densite d'integration avec une organisation en damier et un facteur de couplage ameliore et procede de fabrication |
| US4966864A (en) * | 1989-03-27 | 1990-10-30 | Motorola, Inc. | Contact structure and method |
| US5104819A (en) * | 1989-08-07 | 1992-04-14 | Intel Corporation | Fabrication of interpoly dielctric for EPROM-related technologies |
| US5010028A (en) * | 1989-12-29 | 1991-04-23 | Texas Instruments Incorporated | Method of making hot electron programmable, tunnel electron erasable contactless EEPROM |
| US5063172A (en) * | 1990-06-28 | 1991-11-05 | National Semiconductor Corporation | Manufacture of a split-gate EPROM cell using polysilicon spacers |
| JPH0491469A (ja) * | 1990-08-01 | 1992-03-24 | Sharp Corp | 不揮発性半導体メモリ |
| US5120670A (en) * | 1991-04-18 | 1992-06-09 | National Semiconductor Corporation | Thermal process for implementing the planarization inherent to stacked etch in virtual ground EPROM memories |
| EP0571692B1 (en) * | 1992-05-27 | 1998-07-22 | STMicroelectronics S.r.l. | EPROM cell with a readily scalable down interpoly dielectric |
| KR960009995B1 (ko) * | 1992-07-31 | 1996-07-25 | 삼성전자 주식회사 | 반도체 장치의 제조 방법 및 그 구조 |
| US5619052A (en) * | 1994-09-29 | 1997-04-08 | Macronix International Co., Ltd. | Interpoly dielectric structure in EEPROM device |
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