JPS5933873A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS5933873A JPS5933873A JP14321182A JP14321182A JPS5933873A JP S5933873 A JPS5933873 A JP S5933873A JP 14321182 A JP14321182 A JP 14321182A JP 14321182 A JP14321182 A JP 14321182A JP S5933873 A JPS5933873 A JP S5933873A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子の製造方法に関し、更に詳述すれば
、ＭＯＳＦＥＴ等の多結晶Ｓｉの多層ゲートを有する半
導体素子の製造方法に関するものである。
、ＭＯＳＦＥＴ等の多結晶Ｓｉの多層ゲートを有する半
導体素子の製造方法に関するものである。
従来の半導体素子、例えば、多結晶８ｉの２層構造を持
つ半導体素子において、第２ゲート酸化は５ｅｌｏｃｓ
酸化法と呼んでいる低温（９００ｒ）でのウェット酸化
により行なっている。第１図は第１の多結晶Ｓｉ電極形
成後、第２ゲート酸化前の素子断面図であり、第２図は
第２ゲート酸化後の素子断面図である。１はＳｉ半導体
基板、２は第１ゲート酸化膜、３は第１多結晶Ｓｉゲー
ト電極、４は第２ゲート酸化膜である。この従来酸化法
はＳｉ基板上の酸化膜厚５よりも多結晶Ｓｌ上の酸化膜
厚６を３〜４倍厚くできる反面、次の様な欠点があった
。（１）ウェット酸化で形成するため、酸化膜の耐圧が
ドライ酸化によるものに比べ低い。
つ半導体素子において、第２ゲート酸化は５ｅｌｏｃｓ
酸化法と呼んでいる低温（９００ｒ）でのウェット酸化
により行なっている。第１図は第１の多結晶Ｓｉ電極形
成後、第２ゲート酸化前の素子断面図であり、第２図は
第２ゲート酸化後の素子断面図である。１はＳｉ半導体
基板、２は第１ゲート酸化膜、３は第１多結晶Ｓｉゲー
ト電極、４は第２ゲート酸化膜である。この従来酸化法
はＳｉ基板上の酸化膜厚５よりも多結晶Ｓｌ上の酸化膜
厚６を３〜４倍厚くできる反面、次の様な欠点があった
。（１）ウェット酸化で形成するため、酸化膜の耐圧が
ドライ酸化によるものに比べ低い。
（２）ゲート酸化時に７，８に示す、多結晶ＳＩと基板
間に酸化膜が成長した後も７，８部の多結晶Ｓｉ表面の
酸化が進むため、この部分の多結晶Ｓｉが持ち上がり、
酸化後、７．８に示す様な酸化膜のひさし構造が発生し
、ゲート電極間、３−１間の電気的耐圧が低下する。（
３）第２図の第２ゲート酸化後、第２の多結晶Ｓｉゲー
ト電極をＣＶＤ（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ ）法により、形成し、加工する（
ドライエツチング法等による）と第３図の様になる。９
は第２の多結晶Ｓｉゲート電極である。７のひさし部で
は多結晶Ｓｉがエツチングされず、多結晶Ｓ＋ｔＯが残
ってし丑う。
間に酸化膜が成長した後も７，８部の多結晶Ｓｉ表面の
酸化が進むため、この部分の多結晶Ｓｉが持ち上がり、
酸化後、７．８に示す様な酸化膜のひさし構造が発生し
、ゲート電極間、３−１間の電気的耐圧が低下する。（
３）第２図の第２ゲート酸化後、第２の多結晶Ｓｉゲー
ト電極をＣＶＤ（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ ）法により、形成し、加工する（
ドライエツチング法等による）と第３図の様になる。９
は第２の多結晶Ｓｉゲート電極である。７のひさし部で
は多結晶Ｓｉがエツチングされず、多結晶Ｓ＋ｔＯが残
ってし丑う。
その結果、第１のゲート電極周辺を介し、第２ゲート電
極間（多結晶Ｓｉ層内）短絡が発生する。
極間（多結晶Ｓｉ層内）短絡が発生する。
本発明の目的は第２ゲート酸化膜耐圧および多結晶Ｓｉ
ゲート間間化化膜耐圧向上し、第１多結晶Ｓｉ周辺のひ
さし構造を改善し、多結晶Ｓｉ層内短絡のない半導体素
子の製造方法を提供する事にある。
ゲート間間化化膜耐圧向上し、第１多結晶Ｓｉ周辺のひ
さし構造を改善し、多結晶Ｓｉ層内短絡のない半導体素
子の製造方法を提供する事にある。
上記目的を達成するための本発明の構成は、Ｓｉ基板面
をドライ酸化し、次いで、多結晶Ｓｔ層を形成し、該層
を所定のゲートパターンに加工し、該パターンを用いて
上記ドライ酸化膜を除去し、露呈［また上記基板面を再
びドライ酸化して絶縁ゲート型半導体素子の形成を行な
うことにある。
をドライ酸化し、次いで、多結晶Ｓｔ層を形成し、該層
を所定のゲートパターンに加工し、該パターンを用いて
上記ドライ酸化膜を除去し、露呈［また上記基板面を再
びドライ酸化して絶縁ゲート型半導体素子の形成を行な
うことにある。
本発明は上記構成になるので、多結晶Ｓｔ層は急速に生
育されることがなく、異常なひさしの発生が阻止される
。以下実施例を用いて詳細に説明する。
育されることがなく、異常なひさしの発生が阻止される
。以下実施例を用いて詳細に説明する。
第４図（ａ）〜（ｄ）は本発明の一実施例として電荷移
送素子に適用した実施例であり、電荷転送方向の素子断
面図である。第４図（ａ）に示す様に、半導体基板１１
をドライ酸素雰囲気中で酸化し、第１のゲート用酸化膜
１２を形成する。続いて、第１図（ｂ）に示す様に、第
１のゲート電極となる第１の多結晶Ｓ ｉ １３＆通常
のＣＶＤ法によりデポジットした後、低抵抗とするため
リンを拡散する。その後、図のように、ドライ酸素雰囲
気中で第１の多結晶５ｉ１３の表面を酸化し、多結晶Ｓ
ｉ層間絶縁膜となる酸化膜１４を形成する。次いで、第
４図（Ｃ）に示す様に、通常のホトレジ工程により、層
間酸化膜１４、第１の多結晶５ｉ１３、第１のゲート用
酸化膜１２を加工する。その後、第４図（ｄ）に示すよ
うに、ドライ酸素雰囲気中で酸化し、半導体基板上に第
２ゲート用酸化膜１５を形成するとともに、第１の多結
晶Ｓｉ周辺に多結晶Ｓｉ層間絶縁膜用酸化膜１６．１７
を形成する。続いて、第２のゲート電極となる多結晶５
ｉｌＳを前述の方法によりデポジットし、加工する。以
上のように本実施例では第２ゲート酸化をドライ酸素雰
囲気中で行なっているため、第１ゲート用多結晶Ｓｉ部
の構造は第５図のように異常なひさしの無い形状になっ
ている。多結晶５ｉ１３は酸素の供給律則に基づいて酸
化されるため、多結晶Ｓｉ周辺は丸くなり、周辺の酸化
膜が厚くなる。そのた ゛め、多結晶Ｓｉ層間酸化膜
１６の電気的な耐圧が向上する。さらに第１の多結晶Ｓ
ｉ周辺とＳｉ基板間１１′８に酸化膜が成長してしまう
と、この部分での酸化速度は急激に低下する。そのため
、第１の多結晶Ｓｉ周辺は持ち上がらず、従来構造のひ
さし構造は発生しない。その結果、第１の多結晶Ｓｉ周
辺を介しての第２の多結晶ＳＩ層内短絡はなくなる。
送素子に適用した実施例であり、電荷転送方向の素子断
面図である。第４図（ａ）に示す様に、半導体基板１１
をドライ酸素雰囲気中で酸化し、第１のゲート用酸化膜
１２を形成する。続いて、第１図（ｂ）に示す様に、第
１のゲート電極となる第１の多結晶Ｓ ｉ １３＆通常
のＣＶＤ法によりデポジットした後、低抵抗とするため
リンを拡散する。その後、図のように、ドライ酸素雰囲
気中で第１の多結晶５ｉ１３の表面を酸化し、多結晶Ｓ
ｉ層間絶縁膜となる酸化膜１４を形成する。次いで、第
４図（Ｃ）に示す様に、通常のホトレジ工程により、層
間酸化膜１４、第１の多結晶５ｉ１３、第１のゲート用
酸化膜１２を加工する。その後、第４図（ｄ）に示すよ
うに、ドライ酸素雰囲気中で酸化し、半導体基板上に第
２ゲート用酸化膜１５を形成するとともに、第１の多結
晶Ｓｉ周辺に多結晶Ｓｉ層間絶縁膜用酸化膜１６．１７
を形成する。続いて、第２のゲート電極となる多結晶５
ｉｌＳを前述の方法によりデポジットし、加工する。以
上のように本実施例では第２ゲート酸化をドライ酸素雰
囲気中で行なっているため、第１ゲート用多結晶Ｓｉ部
の構造は第５図のように異常なひさしの無い形状になっ
ている。多結晶５ｉ１３は酸素の供給律則に基づいて酸
化されるため、多結晶Ｓｉ周辺は丸くなり、周辺の酸化
膜が厚くなる。そのた ゛め、多結晶Ｓｉ層間酸化膜
１６の電気的な耐圧が向上する。さらに第１の多結晶Ｓ
ｉ周辺とＳｉ基板間１１′８に酸化膜が成長してしまう
と、この部分での酸化速度は急激に低下する。そのため
、第１の多結晶Ｓｉ周辺は持ち上がらず、従来構造のひ
さし構造は発生しない。その結果、第１の多結晶Ｓｉ周
辺を介しての第２の多結晶ＳＩ層内短絡はなくなる。
第６図（ａ）〜（ｄ）は本発明の他の実施例であり、前
記第４図の多結晶ｓ＋１３上に酸化膜１４を形成しない
実施例である。第６図の２１〜２３．２５〜２８は第４
図の１１〜１３．１５〜１８と同じである。この実施例
では第２ゲート酸化工程時、第１多結晶Ｓｉからのリン
の拡散が発生するため、この事を考慮して行なわなけれ
ばならない。
記第４図の多結晶ｓ＋１３上に酸化膜１４を形成しない
実施例である。第６図の２１〜２３．２５〜２８は第４
図の１１〜１３．１５〜１８と同じである。この実施例
では第２ゲート酸化工程時、第１多結晶Ｓｉからのリン
の拡散が発生するため、この事を考慮して行なわなけれ
ばならない。
本実施例によれば、第２ゲート酸化膜をドライ酸素雰囲
気中での酸化により形成できるので、ゲート酸化膜耐圧
の向上、第２多結晶Ｓｉ層内短絡防止の効果がある。
気中での酸化により形成できるので、ゲート酸化膜耐圧
の向上、第２多結晶Ｓｉ層内短絡防止の効果がある。
第１図〜第３図は従来の半導体素子の製造方法によシ形
成された素子の部分断面図、第４図（ａ）〜（ｄ）は本
発明の一実施例としての半導体素子の概略製造工程図、
第５図は本発明を使用して形成された素子要部の概略断
面図、第６図（ａ）〜（ｄ）は本発明の他の実施例とし
ての半導体素子の概略製造工程図である。 １１・・・Ｓｉ基板、１２・・・ドライ酸化膜、１３・
・・多結晶Ｓｉ層、１５・・・ドライ酸化膜、１８・・
・多結晶Ｓｉ層。 代理人 弁理士 薄田利幸 刀 ＩＩ￥１ １ ｚ 図 □ 第 ｄ 図 Ｏし くｂ） （の 第 ３ 図 （ｃｌ）
成された素子の部分断面図、第４図（ａ）〜（ｄ）は本
発明の一実施例としての半導体素子の概略製造工程図、
第５図は本発明を使用して形成された素子要部の概略断
面図、第６図（ａ）〜（ｄ）は本発明の他の実施例とし
ての半導体素子の概略製造工程図である。 １１・・・Ｓｉ基板、１２・・・ドライ酸化膜、１３・
・・多結晶Ｓｉ層、１５・・・ドライ酸化膜、１８・・
・多結晶Ｓｉ層。 代理人 弁理士 薄田利幸 刀 ＩＩ￥１ １ ｚ 図 □ 第 ｄ 図 Ｏし くｂ） （の 第 ３ 図 （ｃｌ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板をドライ酸化して第１のゲート用酸化膜
を形成する工程と、該膜上に多結晶Ｓｉ層を形成する工
程と、上記多結晶Ｓｉ層を所定パターンに加工する工程
と、上記パターンの多結晶Ｓｉ層間隙部のドライ酸化膜
を除去する工程と、上記基板をドライ酸化で第２のゲー
ト用酸化膜を形成する工程を含む半導体素子の製造方法
。 ２、特許請求の範囲第１項において、上記製造工程、お
よび、上記第１多結晶Ｓｉを形成した後、第１多結晶Ｓ
ｉ上に酸化膜を形成し、該酸化膜を加工する工程を含む
半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14321182A JPS5933873A (ja) | 1982-08-20 | 1982-08-20 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14321182A JPS5933873A (ja) | 1982-08-20 | 1982-08-20 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933873A true JPS5933873A (ja) | 1984-02-23 |
Family
ID=15333468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14321182A Pending JPS5933873A (ja) | 1982-08-20 | 1982-08-20 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933873A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4904615A (en) * | 1986-10-22 | 1990-02-27 | Hitachi, Ltd. | Method of making a read only memory device |
| WO1990016085A1 (en) * | 1989-06-21 | 1990-12-27 | Xicor, Inc. | Apparatus and method for a dual thickness dielectric floating gate memory cell |
| US6238978B1 (en) * | 1999-11-05 | 2001-05-29 | Advanced Micro Devices, Inc | Use of etch to blunt gate corners |
-
1982
- 1982-08-20 JP JP14321182A patent/JPS5933873A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4904615A (en) * | 1986-10-22 | 1990-02-27 | Hitachi, Ltd. | Method of making a read only memory device |
| WO1990016085A1 (en) * | 1989-06-21 | 1990-12-27 | Xicor, Inc. | Apparatus and method for a dual thickness dielectric floating gate memory cell |
| EP0478577A1 (en) * | 1989-06-21 | 1992-04-08 | Xicor Inc | APPARATUS AND METHOD FOR MANUFACTURING A DOUBLE THICKNESS FLOATING DIELECTRIC GRID ELECTRODE MEMORY CELL. |
| EP0478577B1 (en) * | 1989-06-21 | 1996-03-13 | Xicor, Inc | Apparatus and method for a dual thickness dielectric floating gate memory cell |
| US6238978B1 (en) * | 1999-11-05 | 2001-05-29 | Advanced Micro Devices, Inc | Use of etch to blunt gate corners |
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