JP3290776B2 - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタに関し、より詳しくは、素子領域からフィ
ールド絶縁膜上の領域にかけて形成されたゲート電極を
有する絶縁ゲート型電界効果トランジスタに関する。近
年、絶縁ゲート型電界効果トランジスタの高速化に伴
い、ゲート電極の微細化，ゲート絶縁膜の薄膜化が行わ
れている。このため、ゲート絶縁膜にかかる電界強度が
増大する傾向にあり、ゲート絶縁膜の絶縁耐圧の向上及
び信頼性の向上が望まれている。
トランジスタに関し、より詳しくは、素子領域からフィ
ールド絶縁膜上の領域にかけて形成されたゲート電極を
有する絶縁ゲート型電界効果トランジスタに関する。近
年、絶縁ゲート型電界効果トランジスタの高速化に伴
い、ゲート電極の微細化，ゲート絶縁膜の薄膜化が行わ
れている。このため、ゲート絶縁膜にかかる電界強度が
増大する傾向にあり、ゲート絶縁膜の絶縁耐圧の向上及
び信頼性の向上が望まれている。
【０００２】
【従来の技術】従来、ゲート絶縁膜の絶縁耐圧を向上さ
せるため、ゲート絶縁膜を形成する際の酸化温度を高め
ることにより界面準位を減らすなどしている。図５は、
従来の素子領域からフィールド酸化膜上の領域にかけて
形成されたゲート電極を有する絶縁ゲート型電界効果ト
ランジスタについて示す断面図である。
せるため、ゲート絶縁膜を形成する際の酸化温度を高め
ることにより界面準位を減らすなどしている。図５は、
従来の素子領域からフィールド酸化膜上の領域にかけて
形成されたゲート電極を有する絶縁ゲート型電界効果ト
ランジスタについて示す断面図である。
【０００３】同図に示すように、素子分離領域２となる
シリコン基板３に選択酸化法によりフィールド酸化膜４
が形成され、素子分離領域２に囲まれた素子領域１のシ
リコン基板３上に熱酸化によりゲート酸化膜５が形成さ
れる。このとき、ゲート酸化膜５の絶縁耐圧を向上させ
るため、ゲート酸化膜５を形成する際の酸化温度を高め
ることにより界面準位を減らしている。
シリコン基板３に選択酸化法によりフィールド酸化膜４
が形成され、素子分離領域２に囲まれた素子領域１のシ
リコン基板３上に熱酸化によりゲート酸化膜５が形成さ
れる。このとき、ゲート酸化膜５の絶縁耐圧を向上させ
るため、ゲート酸化膜５を形成する際の酸化温度を高め
ることにより界面準位を減らしている。
【０００４】そして、隣接する素子と接続するため、ゲ
ート電極６は素子領域１のゲート酸化膜５上のみならず
素子領域１から素子分離領域２にかけて形成される。ま
た、ゲート電極６の微細化に伴い、低抵抗化のため、ゲ
ート電極６として多結晶半導体層６ａ及びシリサイド層
６ｂの２層からなるポリサイド層が用いられる。多結晶
シリコン層６ａには低抵抗化のため導電型不純物が導入
される。
ート電極６は素子領域１のゲート酸化膜５上のみならず
素子領域１から素子分離領域２にかけて形成される。ま
た、ゲート電極６の微細化に伴い、低抵抗化のため、ゲ
ート電極６として多結晶半導体層６ａ及びシリサイド層
６ｂの２層からなるポリサイド層が用いられる。多結晶
シリコン層６ａには低抵抗化のため導電型不純物が導入
される。
【０００５】なお、図中、その他の符号７は層間絶縁
膜、８はゲート電極６上の層間絶縁膜７に形成されたビ
アホール７ａを介してゲート電極６と接続された上部配
線層である。
膜、８はゲート電極６上の層間絶縁膜７に形成されたビ
アホール７ａを介してゲート電極６と接続された上部配
線層である。
【０００６】
【発明が解決しようとする課題】しかし、フィールド酸
化膜４とゲート酸化膜５との境界領域での欠陥又は界面
準位は、素子領域１での欠陥又は界面準位の減少と同じ
ようには減少しない。これは、ゲート酸化膜５の形成時
の加熱処理により、フィールド酸化膜４に応力がかか
り、残存するためだと考えられる。
化膜４とゲート酸化膜５との境界領域での欠陥又は界面
準位は、素子領域１での欠陥又は界面準位の減少と同じ
ようには減少しない。これは、ゲート酸化膜５の形成時
の加熱処理により、フィールド酸化膜４に応力がかか
り、残存するためだと考えられる。
【０００７】このため、絶縁ゲート型電界効果トランジ
スタ全体の絶縁破壊耐圧及び信頼性は、ゲート酸化膜５
の膜質の改良に係わらず、境界領域の欠陥等の発生状況
に左右される。従って、絶縁ゲート型電界効果トランジ
スタ全体の絶縁破壊耐圧向上及び信頼性の向上が望まれ
ている。本発明は、係る従来例の課題に鑑みて創作され
たものであり、ゲート絶縁膜の膜質の改良とともに、フ
ィールド絶縁膜と素子領域との境界領域でのゲート電極
下の絶縁破壊強度の向上を図ることができる絶縁ゲート
型電界効果トランジスタを提供することを目的とする。
スタ全体の絶縁破壊耐圧及び信頼性は、ゲート酸化膜５
の膜質の改良に係わらず、境界領域の欠陥等の発生状況
に左右される。従って、絶縁ゲート型電界効果トランジ
スタ全体の絶縁破壊耐圧向上及び信頼性の向上が望まれ
ている。本発明は、係る従来例の課題に鑑みて創作され
たものであり、ゲート絶縁膜の膜質の改良とともに、フ
ィールド絶縁膜と素子領域との境界領域でのゲート電極
下の絶縁破壊強度の向上を図ることができる絶縁ゲート
型電界効果トランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、絶縁ゲート型電界効果トラ
ンジスタに係り、半導体基板に選択酸化により形成され
たフィールド絶縁膜と、前記フィールド絶縁膜に隣接す
る素子領域の半導体基板上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上の領域から前記フィールド絶縁
膜上の領域にわたって形成された半導体層からなる第１
のゲート電極層と、前記半導体層上に形成されたシリサ
イド層からなる第２のゲート電極層とを有し、前記半導
体層は、前記フィールド絶縁膜と前記素子領域との境界
領域上におけるキャリア濃度が前記境界領域を除く領域
上におけるキャリア濃度より低いことを特徴とし、請求
項２記載の発明は、請求項１記載の絶縁ゲート型電界効
果トランジスタに係り、前記半導体層は、多結晶シリコ
ン膜又はアモルファスシリコン膜のうち何れか一からな
ることを特徴とし、請求項３記載の発明は、請求項１記
載の絶縁ゲート型電界効果トランジスタに係り、前記シ
リサイド層は、チタンシリサイド膜、タングステンシリ
サイド膜及びコバルシリサイド膜のうち何れか一からな
ることを特徴とし、請求項４記載の発明は、請求項１記
載の絶縁ゲート型電界効果トランジスタに係り、前記半
導体層は、前記境界領域を除く領域上で選択的に不純物
が導入されていることを特徴とし、請求項５記載の発明
は、請求項１記載の絶縁ゲート型電界効果トランジスタ
に係り、前記半導体層は、前記境界領域を含む領域上で
一導電型不純物が導入され、かつ前記境界領域上で該一
導電型不純物より低濃度の反対導電型不純物が導入され
ていることを特徴としている。
め、請求項１記載の発明は、絶縁ゲート型電界効果トラ
ンジスタに係り、半導体基板に選択酸化により形成され
たフィールド絶縁膜と、前記フィールド絶縁膜に隣接す
る素子領域の半導体基板上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上の領域から前記フィールド絶縁
膜上の領域にわたって形成された半導体層からなる第１
のゲート電極層と、前記半導体層上に形成されたシリサ
イド層からなる第２のゲート電極層とを有し、前記半導
体層は、前記フィールド絶縁膜と前記素子領域との境界
領域上におけるキャリア濃度が前記境界領域を除く領域
上におけるキャリア濃度より低いことを特徴とし、請求
項２記載の発明は、請求項１記載の絶縁ゲート型電界効
果トランジスタに係り、前記半導体層は、多結晶シリコ
ン膜又はアモルファスシリコン膜のうち何れか一からな
ることを特徴とし、請求項３記載の発明は、請求項１記
載の絶縁ゲート型電界効果トランジスタに係り、前記シ
リサイド層は、チタンシリサイド膜、タングステンシリ
サイド膜及びコバルシリサイド膜のうち何れか一からな
ることを特徴とし、請求項４記載の発明は、請求項１記
載の絶縁ゲート型電界効果トランジスタに係り、前記半
導体層は、前記境界領域を除く領域上で選択的に不純物
が導入されていることを特徴とし、請求項５記載の発明
は、請求項１記載の絶縁ゲート型電界効果トランジスタ
に係り、前記半導体層は、前記境界領域を含む領域上で
一導電型不純物が導入され、かつ前記境界領域上で該一
導電型不純物より低濃度の反対導電型不純物が導入され
ていることを特徴としている。
【０００９】
【作用】本発明の絶縁ゲート型電界効果トランジスタに
おいては、半導体層からなる第１のゲート電極層と、半
導体層上のシリサイド層からなる第２のゲート電極層と
が素子領域からフィールド絶縁膜にかけて設けられ、半
導体層は、フィールド絶縁膜と素子領域との境界領域上
におけるキャリア濃度が境界領域を除く領域上における
キャリア濃度より低くなっている。キャリア濃度が低い
高抵抗の半導体層は絶縁層として働くため、ゲート電極
層に電圧を印加した場合、第１のゲート電極層及び第２
のゲート電極層からなる２層のゲート電極層のうち、境
界領域では主として第２のゲート電極層に所定の最大の
ゲート電圧がかかる。
おいては、半導体層からなる第１のゲート電極層と、半
導体層上のシリサイド層からなる第２のゲート電極層と
が素子領域からフィールド絶縁膜にかけて設けられ、半
導体層は、フィールド絶縁膜と素子領域との境界領域上
におけるキャリア濃度が境界領域を除く領域上における
キャリア濃度より低くなっている。キャリア濃度が低い
高抵抗の半導体層は絶縁層として働くため、ゲート電極
層に電圧を印加した場合、第１のゲート電極層及び第２
のゲート電極層からなる２層のゲート電極層のうち、境
界領域では主として第２のゲート電極層に所定の最大の
ゲート電圧がかかる。
【００１０】このとき、境界領域の高抵抗の半導体層と
下のゲート絶縁膜とはキャパシタンスの直列接続と等価
になり、第２のゲート電極層に印加されたゲート電圧は
それぞれの等価容量に従って高抵抗の半導体層とゲート
絶縁膜とに分割されてかかる。このため、ゲート絶縁膜
にはゲート電圧の全てがかからず、低い電圧がかかるこ
とになる。従って、境界領域ではゲート絶縁膜にかかる
電界は相当緩和される。
下のゲート絶縁膜とはキャパシタンスの直列接続と等価
になり、第２のゲート電極層に印加されたゲート電圧は
それぞれの等価容量に従って高抵抗の半導体層とゲート
絶縁膜とに分割されてかかる。このため、ゲート絶縁膜
にはゲート電圧の全てがかからず、低い電圧がかかるこ
とになる。従って、境界領域ではゲート絶縁膜にかかる
電界は相当緩和される。
【００１１】これにより、絶縁ゲート型電界効果トラン
ジスタの絶縁破壊耐量の向上が図られる。また、第２の
ゲート電極層は高抵抗の半導体層を除く低抵抗の半導体
層を電気的に接続する役目があり、これにより、素子全
体に配線されたゲート電極には所定のゲート電圧が均一
に印加される。
ジスタの絶縁破壊耐量の向上が図られる。また、第２の
ゲート電極層は高抵抗の半導体層を除く低抵抗の半導体
層を電気的に接続する役目があり、これにより、素子全
体に配線されたゲート電極には所定のゲート電圧が均一
に印加される。
【００１２】上記のような高抵抗の半導体層は、半導体
層に一導電型不純物を導入する際に境界領域の半導体層
に選択的に導電型不純物を導入しないことにより、又は
半導体層に一様に一導電型不純物を導入した後に反対導
電型不純物を境界領域の半導体層に選択的に導入して一
導電型不純物を補償することにより容易に形成される。
層に一導電型不純物を導入する際に境界領域の半導体層
に選択的に導電型不純物を導入しないことにより、又は
半導体層に一様に一導電型不純物を導入した後に反対導
電型不純物を境界領域の半導体層に選択的に導入して一
導電型不純物を補償することにより容易に形成される。
【００１３】
（１）本発明の第１の実施例 以下に、本発明の第１の実施例について図１（ａ）〜
（ｄ），図２を参照しながら説明する。図１（ａ）〜
（ｄ），図２は、本発明の第１の実施例に係る絶縁ゲー
ト型電界効果トランジスタの製造方法について説明する
断面図である。
（ｄ），図２を参照しながら説明する。図１（ａ）〜
（ｄ），図２は、本発明の第１の実施例に係る絶縁ゲー
ト型電界効果トランジスタの製造方法について説明する
断面図である。
【００１４】まず、図１（ａ）に示すように、素子領域
１１となるシリコン基板（半導体基板）１４に選択的に
不図示のシリコン窒化膜を形成した後、シリコン基板１
４を酸素雰囲気中で加熱することにより、シリコン窒化
膜の形成されていない領域のシリコン基板１４を酸化し
て膜厚約6000Åのシリコン酸化膜からなるフィールド絶
縁膜１５を形成する。なお、フィールド絶縁膜１５の形
成された領域が素子分離領域１２となる。
１１となるシリコン基板（半導体基板）１４に選択的に
不図示のシリコン窒化膜を形成した後、シリコン基板１
４を酸素雰囲気中で加熱することにより、シリコン窒化
膜の形成されていない領域のシリコン基板１４を酸化し
て膜厚約6000Åのシリコン酸化膜からなるフィールド絶
縁膜１５を形成する。なお、フィールド絶縁膜１５の形
成された領域が素子分離領域１２となる。
【００１５】次いで、図１（ｂ）に示すように、シリコ
ン基板１４を酸素雰囲気中で温度1050℃で加熱し、素子
領域のシリコン基板１４に膜厚約１１０Åのシリコン酸
化膜からなるゲート絶縁膜１６を形成する。次に、図１
（ｃ）に示すように、SiH4ガスを用いた化学気相成長法
により、膜厚約1000Åの多結晶シリコン膜（半導体層）
17ａを形成する。続いて、WF6 ＋SiH4の混合ガスを用い
た化学気相成長法により、多結晶シリコン膜17ａ上に膜
厚約1000Åのタングステンシリサイド膜（シリサイド
層）17ｂを形成する。
ン基板１４を酸素雰囲気中で温度1050℃で加熱し、素子
領域のシリコン基板１４に膜厚約１１０Åのシリコン酸
化膜からなるゲート絶縁膜１６を形成する。次に、図１
（ｃ）に示すように、SiH4ガスを用いた化学気相成長法
により、膜厚約1000Åの多結晶シリコン膜（半導体層）
17ａを形成する。続いて、WF6 ＋SiH4の混合ガスを用い
た化学気相成長法により、多結晶シリコン膜17ａ上に膜
厚約1000Åのタングステンシリサイド膜（シリサイド
層）17ｂを形成する。
【００１６】次いで、不図示のレジストマスクを用いた
ホトプロセスにより、多結晶シリコン膜17ａ及びタング
ステンシリサイド膜17ｂをともにパターニングし、第１
のゲート電極層（多結晶シリコン膜）17ａ及び第２のゲ
ート電極層（タングステンシリサイド膜）17ｂからなる
２層のゲート電極層１７を形成する。次に、図１（ｄ）
に示すように、素子領域１１と素子分離領域１２との境
界領域13ａ，13ｂのタングステンシリサイド膜17ｂ上に
レジストマスク18ａ，18ｂを形成する。続いて、レジス
トマスク18ａ，18ｂに基づいて選択的に多結晶シリコン
膜17ａに加速エネルギ５０keV ，ドーズ量４×１０15ｃ
ｍ-2の条件でリンをイオン注入する。これにより、リン
は境界領域13ａ，13ｂを除く領域の多結晶シリコン膜17
ａに選択的に導入され、境界領域13ａ，13ｂで高抵抗と
なっており、該境界領域13ａ，13ｂを除いて低抵抗とな
っている第１のゲート電極層17ａが形成される。なお、
第２のゲート電極層17ｂは第１のゲート電極層17ａの高
抵抗領域19ａ，19ｂの両側の低抵抗の第１のゲート電極
層17ａを電気的に接続する役目があり、これにより、素
子全体に配線されたゲート電極層１７には所定のゲート
電圧が均一に印加される。
ホトプロセスにより、多結晶シリコン膜17ａ及びタング
ステンシリサイド膜17ｂをともにパターニングし、第１
のゲート電極層（多結晶シリコン膜）17ａ及び第２のゲ
ート電極層（タングステンシリサイド膜）17ｂからなる
２層のゲート電極層１７を形成する。次に、図１（ｄ）
に示すように、素子領域１１と素子分離領域１２との境
界領域13ａ，13ｂのタングステンシリサイド膜17ｂ上に
レジストマスク18ａ，18ｂを形成する。続いて、レジス
トマスク18ａ，18ｂに基づいて選択的に多結晶シリコン
膜17ａに加速エネルギ５０keV ，ドーズ量４×１０15ｃ
ｍ-2の条件でリンをイオン注入する。これにより、リン
は境界領域13ａ，13ｂを除く領域の多結晶シリコン膜17
ａに選択的に導入され、境界領域13ａ，13ｂで高抵抗と
なっており、該境界領域13ａ，13ｂを除いて低抵抗とな
っている第１のゲート電極層17ａが形成される。なお、
第２のゲート電極層17ｂは第１のゲート電極層17ａの高
抵抗領域19ａ，19ｂの両側の低抵抗の第１のゲート電極
層17ａを電気的に接続する役目があり、これにより、素
子全体に配線されたゲート電極層１７には所定のゲート
電圧が均一に印加される。
【００１７】次いで、レジストマスクを除去した後、Si
H4と酸化性ガスとの混合ガスを用いた化学気相成長法に
より、膜厚約2000Åのシリコン酸化膜からなる層間絶縁
膜２０を形成する。その後、図２に示すように、ゲート
電極層１７上の層間絶縁膜２０にビアホール20ａを形成
した後、ビアホール20ａを被覆して膜厚約１μｍのアル
ミニウム膜を蒸着法により形成する。続いて、アルミニ
ウム膜をパターニングしてゲート電極層１７と接続する
上部配線層２１を形成すると、絶縁ゲート型電界効果ト
ランジスタが完成する。
H4と酸化性ガスとの混合ガスを用いた化学気相成長法に
より、膜厚約2000Åのシリコン酸化膜からなる層間絶縁
膜２０を形成する。その後、図２に示すように、ゲート
電極層１７上の層間絶縁膜２０にビアホール20ａを形成
した後、ビアホール20ａを被覆して膜厚約１μｍのアル
ミニウム膜を蒸着法により形成する。続いて、アルミニ
ウム膜をパターニングしてゲート電極層１７と接続する
上部配線層２１を形成すると、絶縁ゲート型電界効果ト
ランジスタが完成する。
【００１８】以上のように、第１の実施例の絶縁ゲート
型電界効果トランジスタにおいては、多結晶シリコン層
（第１のゲート電極層）17ａは、フィールド絶縁膜１５
と素子領域１１との境界領域13ａ，13ｂで高抵抗となっ
ており、境界領域13ａ，13ｂを除いて低抵抗となってい
る。境界領域13ａ，13ｂの高抵抗の多結晶シリコン層17
ａは絶縁層として働くため、ゲート電極層１７に電圧を
印加した場合、第１のゲート電極層17ａ及び第２のゲー
ト電極層17ｂからなる２層のゲート電極層１７のうち、
境界領域13ａ，13ｂでは主として第２のゲート電極層17
ｂに最大のゲート電圧がかかる。
型電界効果トランジスタにおいては、多結晶シリコン層
（第１のゲート電極層）17ａは、フィールド絶縁膜１５
と素子領域１１との境界領域13ａ，13ｂで高抵抗となっ
ており、境界領域13ａ，13ｂを除いて低抵抗となってい
る。境界領域13ａ，13ｂの高抵抗の多結晶シリコン層17
ａは絶縁層として働くため、ゲート電極層１７に電圧を
印加した場合、第１のゲート電極層17ａ及び第２のゲー
ト電極層17ｂからなる２層のゲート電極層１７のうち、
境界領域13ａ，13ｂでは主として第２のゲート電極層17
ｂに最大のゲート電圧がかかる。
【００１９】このとき、高抵抗の多結晶シリコン層17ａ
と下のゲート絶縁膜１６とはキャパシタンスの直列接続
と等価になり、第２のゲート電極層17ｂに印加されたゲ
ート電圧はそれぞれの等価容量に従って高抵抗の多結晶
シリコン層17ａとゲート絶縁膜１６とに分割されてかか
る。このため、ゲート絶縁膜１６にはゲート電圧の全て
がかからず、低い電圧がかかることになる。従って、境
界領域13ａ，13ｂではゲート絶縁膜１６にかかる電界は
相当緩和される。
と下のゲート絶縁膜１６とはキャパシタンスの直列接続
と等価になり、第２のゲート電極層17ｂに印加されたゲ
ート電圧はそれぞれの等価容量に従って高抵抗の多結晶
シリコン層17ａとゲート絶縁膜１６とに分割されてかか
る。このため、ゲート絶縁膜１６にはゲート電圧の全て
がかからず、低い電圧がかかることになる。従って、境
界領域13ａ，13ｂではゲート絶縁膜１６にかかる電界は
相当緩和される。
【００２０】これにより、ゲート絶縁膜１６を高温加熱
処理により形成してゲート絶縁膜１６の膜質の改良を図
るとともに、本発明を適用すれば、絶縁ゲート型電界効
果トランジスタ全体の絶縁破壊耐量の向上が図られる。 （２）第２の実施例 次に、図３を参照しながら第２の実施例について説明す
る。図３は、第２の実施例に係る絶縁ゲート型電界効果
トランジスタの一製造工程を示す断面図で、境界領域13
ａ，13ｂで高抵抗の第１のゲート電極層22ａを形成する
方法を示す。
処理により形成してゲート絶縁膜１６の膜質の改良を図
るとともに、本発明を適用すれば、絶縁ゲート型電界効
果トランジスタ全体の絶縁破壊耐量の向上が図られる。 （２）第２の実施例 次に、図３を参照しながら第２の実施例について説明す
る。図３は、第２の実施例に係る絶縁ゲート型電界効果
トランジスタの一製造工程を示す断面図で、境界領域13
ａ，13ｂで高抵抗の第１のゲート電極層22ａを形成する
方法を示す。
【００２１】第１の実施例と異なるところは、Ｎ型不純
物濃度をＰ型不純物濃度により補償することにより、境
界領域13ａ，13ｂで真性半導体層又は低いキャリア濃度
を有する半導体層となっており、かつ他の領域で低抵抗
となっている多結晶シリコン膜（半導体層）22ａを形成
していることである。同図は、多結晶シリコン膜（半導
体層）22ａ及びタングステンシリサイド膜（シリサイド
層）22ｂからなる２層のゲート電極層２２のうち、多結
晶シリコン膜22ａにＮ型不純物が導入された後であっ
て、補償のためのＰ型不純物の導入前の状態を示す断面
図である。２３は境界領域13ａ，13ｂを除いてゲート電
極層２２を被覆するレジストマスクである。
物濃度をＰ型不純物濃度により補償することにより、境
界領域13ａ，13ｂで真性半導体層又は低いキャリア濃度
を有する半導体層となっており、かつ他の領域で低抵抗
となっている多結晶シリコン膜（半導体層）22ａを形成
していることである。同図は、多結晶シリコン膜（半導
体層）22ａ及びタングステンシリサイド膜（シリサイド
層）22ｂからなる２層のゲート電極層２２のうち、多結
晶シリコン膜22ａにＮ型不純物が導入された後であっ
て、補償のためのＰ型不純物の導入前の状態を示す断面
図である。２３は境界領域13ａ，13ｂを除いてゲート電
極層２２を被覆するレジストマスクである。
【００２２】このような状態で、レジストマスク２３に
基づいて選択的に多結晶シリコン膜22ａに加速エネルギ
２０keV ，ドーズ量４×１０15ｃｍ-2の条件でＰ型不純
物のボロンをイオン注入する。これにより、境界領域13
ａ，13ｂの多結晶シリコン膜22ａ中に既に導入されてい
るＮ型不純物のリン濃度が補償され、境界領域13ａ，13
ｂの多結晶シリコン膜22ａは低濃度のキャリアを有する
ようになる。これにより、境界領域13ａ，13ｂで高抵抗
となっており、該境界領域13ａ，13ｂを除いて低抵抗と
なっている第１のゲート電極層22ａが形成される。
基づいて選択的に多結晶シリコン膜22ａに加速エネルギ
２０keV ，ドーズ量４×１０15ｃｍ-2の条件でＰ型不純
物のボロンをイオン注入する。これにより、境界領域13
ａ，13ｂの多結晶シリコン膜22ａ中に既に導入されてい
るＮ型不純物のリン濃度が補償され、境界領域13ａ，13
ｂの多結晶シリコン膜22ａは低濃度のキャリアを有する
ようになる。これにより、境界領域13ａ，13ｂで高抵抗
となっており、該境界領域13ａ，13ｂを除いて低抵抗と
なっている第１のゲート電極層22ａが形成される。
【００２３】その後、第１の実施例の図２で説明した工
程を経て絶縁ゲート型電界効果トランジスタが完成す
る。以上のように、第２の実施例の絶縁ゲート型電界効
果トランジスタにおいても、第１の実施例と同様に、第
１のゲート電極層22ａは、フィールド絶縁膜１５と素子
領域１１との境界領域13ａ，13ｂで高抵抗となってお
り、境界領域13ａ，13ｂを除く領域で低抵抗となってい
る。
程を経て絶縁ゲート型電界効果トランジスタが完成す
る。以上のように、第２の実施例の絶縁ゲート型電界効
果トランジスタにおいても、第１の実施例と同様に、第
１のゲート電極層22ａは、フィールド絶縁膜１５と素子
領域１１との境界領域13ａ，13ｂで高抵抗となってお
り、境界領域13ａ，13ｂを除く領域で低抵抗となってい
る。
【００２４】これにより、ゲート絶縁膜１６にかかる電
圧が緩和されるので、絶縁ゲート型電界効果トランジス
タ全体の絶縁破壊耐量の向上が図られる。 （３）第３の実施例 更に、上記第１及び第２の実施例では境界領域13ａ，13
ｂの多結晶シリコン膜19ａ，19ｂ及び24ａ，24ｂのみ高
抵抗とし、この高抵抗領域19ａ，19ｂ及び高抵抗領域24
ａ，24ｂを挟む両側に低抵抗の多結晶シリコン膜17ａ，
24ａを形成している。ゲート電極層１７，２２の幅方向
に高抵抗領域19ａ，19ｂ及び高抵抗領域24ａ，24ｂを形
成する場合には、高抵抗領域19ａ，19ｂ及び高抵抗領域
24ａ，24ｂを挟む両側のゲート電極層１７，２２を連続
的に繋げる必要があるので、このような構成が必要であ
る。一方、図４に示すように、ゲート電極層２５の長さ
方向に高抵抗領域26ａ，26ｂを形成する様な場合には、
境界領域13ａ，13ｂ及びその外側領域には導電型不純物
を導入しないようにすることも可能である。
圧が緩和されるので、絶縁ゲート型電界効果トランジス
タ全体の絶縁破壊耐量の向上が図られる。 （３）第３の実施例 更に、上記第１及び第２の実施例では境界領域13ａ，13
ｂの多結晶シリコン膜19ａ，19ｂ及び24ａ，24ｂのみ高
抵抗とし、この高抵抗領域19ａ，19ｂ及び高抵抗領域24
ａ，24ｂを挟む両側に低抵抗の多結晶シリコン膜17ａ，
24ａを形成している。ゲート電極層１７，２２の幅方向
に高抵抗領域19ａ，19ｂ及び高抵抗領域24ａ，24ｂを形
成する場合には、高抵抗領域19ａ，19ｂ及び高抵抗領域
24ａ，24ｂを挟む両側のゲート電極層１７，２２を連続
的に繋げる必要があるので、このような構成が必要であ
る。一方、図４に示すように、ゲート電極層２５の長さ
方向に高抵抗領域26ａ，26ｂを形成する様な場合には、
境界領域13ａ，13ｂ及びその外側領域には導電型不純物
を導入しないようにすることも可能である。
【００２５】これにより、第１のゲート電極層25ａは、
フィールド絶縁膜１５と素子領域１１との境界領域13
ａ，13ｂで高抵抗となっているので、ゲート絶縁膜１６
にかかる電圧が緩和される。このため、絶縁ゲート型電
界効果トランジスタ全体の絶縁破壊耐量の向上が図られ
る。なお、上記の実施例では、第１のゲート電極層17
ａ，22ａ，25ａとして多結晶シリコン膜を用いている
が、アモルファスシリコン膜等の半導体層を用いてもよ
い。
フィールド絶縁膜１５と素子領域１１との境界領域13
ａ，13ｂで高抵抗となっているので、ゲート絶縁膜１６
にかかる電圧が緩和される。このため、絶縁ゲート型電
界効果トランジスタ全体の絶縁破壊耐量の向上が図られ
る。なお、上記の実施例では、第１のゲート電極層17
ａ，22ａ，25ａとして多結晶シリコン膜を用いている
が、アモルファスシリコン膜等の半導体層を用いてもよ
い。
【００２６】また、第２のゲート電極層17ｂ，22ｂ，25
ｂとしてタングステンシリサイド膜を用いているが、チ
タンシリサイド膜又はコバルトシリサイド膜を用いても
よい。更に、多結晶シリコン膜17ａ，22ａ，25ａにリン
を導入してＮ導電型としているが、ボロンを導入してＰ
導電型とする場合に本発明を適用することが可能であ
る。この場合、第２の実施例における補償のための反対
導電型不純物としてリン等のＮ型不純物を用いる。
ｂとしてタングステンシリサイド膜を用いているが、チ
タンシリサイド膜又はコバルトシリサイド膜を用いても
よい。更に、多結晶シリコン膜17ａ，22ａ，25ａにリン
を導入してＮ導電型としているが、ボロンを導入してＰ
導電型とする場合に本発明を適用することが可能であ
る。この場合、第２の実施例における補償のための反対
導電型不純物としてリン等のＮ型不純物を用いる。
【００２７】
【発明の効果】以上説明したように、本発明の絶縁ゲー
ト型電界効果トランジスタにおいては、第１のゲート電
極層及び第２のゲート電極層からなるゲート電極層のう
ち、第１のゲート電極層は、フィールド絶縁膜と素子領
域との境界領域で高抵抗となっており、境界領域を除く
素子領域で低抵抗となっている。
ト型電界効果トランジスタにおいては、第１のゲート電
極層及び第２のゲート電極層からなるゲート電極層のう
ち、第１のゲート電極層は、フィールド絶縁膜と素子領
域との境界領域で高抵抗となっており、境界領域を除く
素子領域で低抵抗となっている。
【００２８】このため、ゲート電圧は第１のゲート電極
とゲート絶縁膜とに分割されてかかるので、ゲート絶縁
膜にはゲート電圧の全てがかからず、低い電圧がかかる
ことになる。従って、境界領域ではゲート絶縁膜にかか
る電界は相当緩和される。これにより、絶縁ゲート型電
界効果トランジスタの絶縁破壊耐量の向上が図られる。
とゲート絶縁膜とに分割されてかかるので、ゲート絶縁
膜にはゲート電圧の全てがかからず、低い電圧がかかる
ことになる。従って、境界領域ではゲート絶縁膜にかか
る電界は相当緩和される。これにより、絶縁ゲート型電
界効果トランジスタの絶縁破壊耐量の向上が図られる。
【図１】本発明の第１の実施例に係る絶縁ゲート型電界
効果トランジスタの製造方法について示す断面図（その
１）である。
効果トランジスタの製造方法について示す断面図（その
１）である。
【図２】本発明の第１の実施例に係る絶縁ゲート型電界
効果トランジスタの製造方法について示す断面図（その
２）である。
効果トランジスタの製造方法について示す断面図（その
２）である。
【図３】本発明の第２の実施例に係る絶縁ゲート型電界
効果トランジスタの一製造工程について示す断面図であ
る。
効果トランジスタの一製造工程について示す断面図であ
る。
【図４】本発明の第３の実施例に係る絶縁ゲート型電界
効果トランジスタの一製造工程について示す断面図であ
る。
効果トランジスタの一製造工程について示す断面図であ
る。
【図５】従来例に係る絶縁ゲート型電界効果トランジス
タについて示す断面図である。
タについて示す断面図である。
１１ 素子領域、 １２ 素子分離領域、 13ａ，13ｂ 境界領域、 １４ シリコン基板（半導体基板）、 １５ フィールド絶縁膜、 １６ ゲート絶縁膜、 １７，２２，２５ ゲート電極層、 17ａ，22ａ，25ａ 多結晶シリコン膜（半導体層；第１
のゲート電極層）、 17ｂ，22ｂ，25ｂ タングステンシリサイド膜（シリサ
イド層；第２のゲート電極層）、 18ａ，18ｂ レジストマスク、 19ａ，19ｂ，24ａ，24ｂ，26ａ，26ｂ 高抵抗領域、 ２０ 層間絶縁膜、 ２１ 上部配線層。
のゲート電極層）、 17ｂ，22ｂ，25ｂ タングステンシリサイド膜（シリサ
イド層；第２のゲート電極層）、 18ａ，18ｂ レジストマスク、 19ａ，19ｂ，24ａ，24ｂ，26ａ，26ｂ 高抵抗領域、 ２０ 層間絶縁膜、 ２１ 上部配線層。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/28 301 H01L 29/43
Claims (5)
- 【請求項１】 半導体基板に選択酸化により形成された
フィールド絶縁膜と、前記フィールド絶縁膜に隣接する
素子領域の半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の領域から前記フィールド絶縁膜上
の領域にわたって形成された半導体層からなる第１のゲ
ート電極層と、前記半導体層上に形成されたシリサイド
層からなる第2のゲート電極層とを有し、 前記半導体層は、前記フィールド絶縁膜と前記素子領域
との境界領域上におけるキャリア濃度が前記境界領域を
除く領域上におけるキャリア濃度より低いことを特徴と
する絶縁ゲート型電界効果トランジスタ。 - 【請求項２】 前記半導体層は、多結晶シリコン膜又は
アモルファスシリコン膜のうち何れか一からなることを
特徴とする請求項１記載の絶縁ゲート型電界効果トラン
ジスタ。 - 【請求項３】 前記シリサイド層は、チタンシリサイド
膜、タングステンシリサイド膜及びコバルシリサイド膜
のうち何れか一からなることを特徴とする請求項１記載
の絶縁ゲート型電界効果トランジスタ。 - 【請求項４】 前記半導体層は、前記境界領域を除く領
域上で選択的に不純物が導入されていることを特徴とす
る請求項１記載の絶縁ゲート型電界効果トランジスタ。 - 【請求項５】 前記半導体層は、前記境界領域を含む領
域上で一導電型不純物が導入され、かつ前記境界領域上
で該一導電型不純物より低濃度の反対導電型不純物が導
入されていることを特徴とする請求項１記載の絶縁ゲー
ト型電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22372293A JP3290776B2 (ja) | 1993-09-08 | 1993-09-08 | 絶縁ゲート型電界効果トランジスタ |
| US08/260,983 US5416352A (en) | 1993-09-08 | 1994-06-15 | Gate electrode formed on a region ranging from a gate insulating film to a field insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22372293A JP3290776B2 (ja) | 1993-09-08 | 1993-09-08 | 絶縁ゲート型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778975A JPH0778975A (ja) | 1995-03-20 |
| JP3290776B2 true JP3290776B2 (ja) | 2002-06-10 |
Family
ID=16802660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22372293A Expired - Lifetime JP3290776B2 (ja) | 1993-09-08 | 1993-09-08 | 絶縁ゲート型電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5416352A (ja) |
| JP (1) | JP3290776B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559351A (en) * | 1993-07-13 | 1996-09-24 | Nippon Steel Corporation | Semiconductor element having Cr in silicon dioxide |
| US5489797A (en) * | 1994-12-19 | 1996-02-06 | Sgs-Thomson Microelectronics, Inc. | Local interconnect structure |
| US6188136B1 (en) | 1996-06-26 | 2001-02-13 | Kabushiki Kaisha Toshiba | Semiconductor device including a wiring layer having a non-doped or high resistivity polycrystal silicon portion |
| US5747882A (en) * | 1996-11-07 | 1998-05-05 | Advanced Micro Devices, Inc. | Device including means for preventing tungsten silicide lifting, and method of fabrication thereof |
| KR100359773B1 (ko) * | 2000-05-01 | 2002-11-07 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| US6670683B2 (en) * | 2001-01-04 | 2003-12-30 | International Business Machines Corporation | Composite transistor having a slew-rate control |
| JP2004221234A (ja) * | 2003-01-14 | 2004-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP3854290B2 (ja) | 2004-06-17 | 2006-12-06 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2007123519A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2012129348A (ja) * | 2010-12-15 | 2012-07-05 | Sanken Electric Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP7171650B2 (ja) * | 2020-05-27 | 2022-11-15 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体装置、及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113375A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Insulated gate type field effect semiconductor device |
| US4894689A (en) * | 1984-12-28 | 1990-01-16 | American Telephone And Telegraph Company, At&T Bell Laboratories | Transferred electron device |
-
1993
- 1993-09-08 JP JP22372293A patent/JP3290776B2/ja not_active Expired - Lifetime
-
1994
- 1994-06-15 US US08/260,983 patent/US5416352A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5416352A (en) | 1995-05-16 |
| JPH0778975A (ja) | 1995-03-20 |
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